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C++ 다익스트라 알고리즘으로 최단 경로 구하기

Mon, 02 Mar 2026 00:00:00 +0000

지도를 보면 여러 점이 있고 길마다 거리가 다릅니다. 이때 한 점에서 다른 점으로 이동하기 위한 최단 경로는 어떻게 구할 수 있을까요? 다익스트라 알고리즘(Dijkstra Algorithm)으로 구할 수 있습니다. 오늘은 C++로 다익스트라 알고리즘을 구현해 보겠습니다.

1. 파일 목록

.gitignore: x64(folder), *.vcxproj, *.vcxproj.filters, *.vcxproj.user, *.txt, *.o, run을 무시
Graph.cpp: Graph의 멤버 변수/함수
Graph.h: 그래프를 위한 class
LICENSE: MIT License
ListGraph.cpp: ListGraph의 멤버 변수/함수
ListGraph.h: list graph를 위한 class
main.cpp: 콘솔 입출력을 담당하는 main 함수
makefile: make를 사용하여 빌드하기 위한 파일
Manager.cpp: Manager의 멤버 변수/함수
Manager.h: 함수들을 작동시키기 위한 class
MatrixGraph.cpp: MatrixGraph의 멤버 변수/함수
MatrixGraph.h: matrix graph를 위한 class

이 글은 일부 코드만 설명합니다. 전체 코드는 https://github.com/sooseongcom/Dijkstra에서 확인하실 수 있습니다.

2. class 상속 관계

ListGraph와 MatrixGraph는 Graph를 상속받습니다.

3. 파일 입력

그래프를 텍스트 파일(*.txt)로 작성합니다. List Graph와 Matrix Graph를 지원하며 양식은 아래와 같습니다.

3.1. List Graph

[Line 1]
L은 List Graph라는 뜻입니다.

[Line 2~]

v <from>: vertex를 만들고 선택합니다.
e <to> <weight>: 선택된 vertex(<from>)부터 <to> 까지 연결해 주는 edge를 작성합니다. 거리는 <weight>입니다.
선택된 vertex에서 출발하여 다른 vertex로 가는 edge가 있을 경우 자기 자신으로 가는 edge(거리가 0인 edge)는 생략할 수 있습니다. 다만, 선택된 vertex에서 출발하여 다른 vertex로 가는 edge가 없을 경우 자기 자신으로 가는 edge를 거리 0으로 선언해 주시기 바랍니다(19행 참조).

3.2. Matrix Graph

M
6
0 2 5 1 0 0
0 0 3 3 0 0
0 3 0 0 2 0
0 0 4 0 1 0
0 0 2 0 0 1
0 0 0 0 0 0

[Line 1]
M은 Matrix Graph라는 뜻입니다.

[Line 2]
vertex 개수를 적어 줍니다.

[Line 3~]
Matrix graph를 작성합니다. 열과 열 사이는 공백으로 구분합니다.

4. ★★다익스트라 알고리즘

다익스트라 알고리즘은 출발 지점으로부터 모든 지점까지의 최단 거리를 구하는 알고리즘입니다. 모든 선(edge)은 방향성이 있습니다. 출발 지점(vertex)을 parameter로 입력받는 dijkstra 함수와 vertex에 0을 대입한 예시로 설명 드리겠습니다.

//Graph.cpp Line 12~46
int Graph::dijkstra(int vertex) {
	arraysInit();	//Init dist, prev, visited

	map<int, int> adjacentEdges;
	getAdjacentEdges(vertex, &adjacentEdges);
	
	for (auto iter = adjacentEdges.begin(); iter != adjacentEdges.end(); iter++) {
		setVisited(iter->first, false);
		setDistance(iter->first, iter->second);
		setPrev(iter->first, vertex);
	}

	setVisited(vertex, true);
	setDistance(vertex, 0);
	
	while(1) {
		int u = choose();	//choose() returns a value u such that getDistance(u) = minimum getDistance(w) where visited[w]=false
		if (u == -1 || getVisited(u) == true) break;

		setVisited(u, true);
		getAdjacentEdges(u, &adjacentEdges);

		for (auto iter = adjacentEdges.begin(); iter != adjacentEdges.end(); iter++) {
			if (getVisited(iter->first) == false) {
				int u_dist = getDistance(u);
				if (getVisited(iter->first) == false && u_dist + iter->second < getDistance(iter->first)) {
					setDistance(iter->first, u_dist + iter->second);
					setPrev(iter->first, u);
				}
			}
		}
	}

	return 0;
}

위 코드블록의 행 번호를 기준으로 설명 드리겠습니다.

[Line 3]

dist와 prev는 int형 배열, visited는 bool형 배열입니다. dist의 모든 원소를 MAX(적당히 큰 숫자. 저는 0xfffffff로 했습니다.)로, visited의 모든 원소를 false로, prev의 모든 원소를 false로 초기화합니다. (함수 별도 구현)

[Line 5~6]
adjacentEdges는 연결된 edge를 저장하기 위한 map입니다. key는 vertex 번호이고, value는 거리입니다. getAdjacentEdges 함수를 이용하여 vertex로부터 연결된 edge를 구합니다.(함수 별도 구현)

[Line 8~12]

adjacentEdges에 저장된 정보를 이용하여 dist를 최단 거리로 업데이트하고 0번 vertex와 edge로 연결된 vertex의 prev를 0으로 설정합니다.
그러고 나서 visited[0]=true;를 실행합니다.

[Line 17~33]

choose() 함수를 이용하여 아직 방문하지 않은 vertex 중 가장 가까운 vertex를 선택합니다(함수 별도 구현). 이번에는 3이네요.
visited[3]=true;를 실행합니다.
연결된 vertex는 2와 4가 있네요. 거리를 비교해 보면
2: 5==1+4 ⇒ dist[2]와 prev[2] 유지
4: MAX>1+1 ⇒ dist[4]=2; prev[4]=3;
이렇게 진행됩니다.

모든 vertex를 방문할 때까지 Line 20~38을 계속 반복합니다. 예시를 이어서 보겠습니다.

아직 방문하지 않은 vertex 중 가장 가까운 vertex는 1입니다.
visited[1]=true;를 실행합니다.
연결된 vertex는 2가 있습니다.(3도 있지만 이미 방문했으므로 건너뜀.)
거리를 비교해 보면 5==2+3이므로 dist[2]와 prev[2]를 유지합니다.

아직 방문하지 않은 vertex 중 가장 가까운 vertex는 4입니다.
visited[4]=true;를 실행합니다.
연결된 vertex는 2와 5가 있네요. 거리를 비교해 보면
2: 5>2+2 ⇒ dist[2]=4; prev[2]=4;
5: MAX>2+1 ⇒ dist[5]=3; prev[5]=4;
이렇게 진행됩니다.

아직 방문하지 않은 vertex 중 가장 가까운 vertex는 5입니다.
visited[5]=true;를 실행합니다.
5번 vertex에는 연결된 vertex가 없네요.(2와 4는 역방향입니다.)

아직 방문하지 않은 vertex 중 가장 가까운 vertex는 2입니다.
visited[2]=true;를 실행합니다.
나머지 vertex를 이미 모두 방문하였으므로 더 이상 업데이트할 것이 없습니다.

그 다음 choose() 함수를 호출하면 -1 또는 이미 방문한 vertex를 반환합니다.
19행 if (u == -1 || getVisited(u) == true) break;에 의해 반복문을 탈출하게 됩니다.

5. ★출발 지점으로부터 도착 지점까지의 최단 경로 및 최단 거리 구하기

위의 다익스트라 알고리즘 소스코드를 실행하면 dist, visited, prev를 업데이트할 뿐 최단 경로가 눈에 바로 보이지는 않습니다. 그러나 우리가 궁금한 것은 출발 지점으로부터 도착 지점까지의 최단 경로와 최단 거리입니다. 이것을 구하기 위해서 저는 void Graph::shortestPath(int start, int dest, vector<int>* result) 함수를 만들었습니다.

//Graph.cpp 48~73
void Graph::shortestPath(int start, int dest, vector<int>* result) {
	dijkstra(start);

	stack<int> path;
	int curr = dest;

	while (curr != start && curr != -1) {
		path.push(curr);
		curr = getPrev(curr);
	}

	if (curr == start) {
		path.push(curr);
	}
	else {	//No path
		result->clear();
		return;
	}

	while (!path.empty()) {
		result->push_back(path.top());
		path.pop();
	}

	return;
}

[Line 3]
dijkstra(start);
먼저 3번 문단의 dijkstra 함수를 호출하여 다익스트라 알고리즘을 수행합니다. parameter에는 start를 넣습니다.

[Line 5]
stack<int> path;
stack을 하나 선언합니다. stack은 후입선출(LIFO) 자료 구조이죠.
다익스트라 알고리즘을 수행하고 나면 prev 배열을 이용하여 이전 vertex를 알 수 있으므로, 도착 지점(dest)에서부터 prev 배열을 타고 이전 vertex로 가면서 stack에 push한 다음, 그 stack의 원소들을 꺼내면 경로가 깔끔하게 나올 것입니다.

[Line 6]
int curr = dest;
현재 위치를 curr로 표현합니다.
초기 curr는 dest(도착 지점)입니다.

[Line 8~11]
curr != start && curr != -1이면 curr를 path에 push하고 curr에는 prev 배열을 이용하여 이전 vertex를 대입합니다. 이것을 반복합니다.

[Line 13~15]
반복문을 탈출했을 때 curr == start라면 curr를 path에 push합니다.

[Line 16~19]
반복문을 탈출했을 때 curr == -1이라면 경로가 없는 것이므로 result를 clear하고 return합니다.

[Line 21~24]
path가 빌 때까지 result에 path.top()를 삽입하고 path를 pop하는 것을 반복합니다.

참고로 console 출력은 Manager.cpp에서 구현했습니다.

//Manager.cpp Line 117~138
void Manager::shortestPath(int start, int end) {
	vector<int> path;
	int dist = 0;	//distance

	if (graph == nullptr) {
		cout << "Load graph first." << endl;
	}
	else {
		graph->shortestPath(start, end, &path);

		if (path.empty() || graph->getDistance(end) >= MAX) {
			cout << "X" << endl;	//can't go from start to end
		}
		else {
			for (int i = 0; i < path.size(); i++) {
				cout << path[i] << ' ';
			}

			cout << "(" << graph->getDistance(end) << ")" << endl;
		}
	}
}

[Line 3]
vector<int> path;
경로를 저장할 vector입니다. Graph.cpp 48~73의 result입니다.

[Line 10]
graph->shortestPath(start, dest, &path);
Graph.cpp 48~73의 함수를 호출합니다.

[Line 12~21]
path의 원소들을 출력합니다.

6. 나머지는 GitHub repository를 참고하세요.

이 글에서 설명하지 않은 부분(파일 입력 구현, arraysinit, choose 등)은 제가 GitHub에 올려 둔 소스코드(https://github.com/sooseongcom/Dijkstra)를 참고하시기 바랍니다.
특히 GitHub에 올려 둔 소스코드를 빌드하면 아래와 같은 명령어를 사용할 수 있으니 참고하시기 바랍니다.

load <filepath>: 그래프 파일(.txt)을 불러옵니다.
print: 그래프를 출력합니다.
shortestPath <start vertex> <destination vertex>: <start vertex>부터 <destination vertex>까지 최단 경로를 탐색합니다.

위 이미지는 사용 예시입니다.

7. 글 마무리

제 글을 읽어 주셔서 감사합니다. 다음에 만나요!

8. 참고 자료

1) KWiOS. 2022. “최단경로 - 다익스트라 알고리즘”, KWiOS0101. (2026. 02. 25. 방문). https://kwios0101.tistory.com/71

[Verilog]Moore FSM으로 신호등 만들기

Mon, 15 Dec 2025 00:00:00 +0000

오늘은 Moore FSM(Finite State Machine)으로 신호등을 만들어 보겠습니다. 보통 신호등은 색깔별로 시간이 정해져 있지만, 오늘은 차량 통행의 유무에 따라 작동하는 신호등을 만들어 보겠습니다.

IDE: Intel Quartus 18.1
Device: Cyclone V 5CSXFC6D6F31C6(밑에서 6번째)
Simulation: ModelSim-Altera, Verilog HDL
Project Name & the name of Top-level: fsm_traffic_light

1. 신호등 규칙 설명

보통 신호등은 색깔별로 시간이 정해져 있지만, 오늘은 차량 통행의 유무에 따라 작동하는 신호등을 만들어 보겠다고 말씀드렸습니다.
A, B 도로가 있습니다.
Reset이 1이 되면(rising edge) A 도로의 신호등에는 초록 불이, B 도로의 신호등에는 빨간 불이 켜집니다. A 도로에 차량 통행이 있는 동안에는 A 도로 신호등의 초록 불이 유지됩니다.
A 도로에 차량 통행이 더 이상 없으면 A 도로의 신호등이 노란 불로 바뀝니다.
그 다음 A 도로의 신호등은 빨간 불로, B 도로의 신호등은 초록 불로 바뀝니다. B 도로에 차량 통행이 있는 동안에는 B 도로 신호등의 초록 불이 유지됩니다.
B 도로에 차량 통행이 더 이상 없으면 B 도로의 신호등이 노란 불로 바뀝니다.
그 다음 A 도로의 신호등은 초록 불로, B 도로의 신호등은 빨간 불로 바뀝니다.

2. Structural Design

2.1. FSM 설계

2.1.①. FSM State Transition Diagram을 설계합니다.

$T_A$: A 도로의 차량 통행 여부(있으면 1, 없으면 0)
$T_B$: B 도로의 차량 통행 여부(있으면 1, 없으면 0)
$L_A$: A 도로의 신호등 색깔
$L_B$: B 도로의 신호등 색깔

1번 문단에서 설명드린 내용이 위의 이미지와 같이 설계됩니다. 신호등 색깔에 따라서 state를 S0~S3으로 나누었습니다. 이것 중에서 S0~S1만 자세히 설명을 드리고 넘어가겠습니다.
Reset이 1이 되면(rising edge) A 도로의 신호등에는 초록 불이(S0 상태, $L_A$: green), B 도로의 신호등에는 빨간 불이($L_B$: red) 켜집니다. A 도로에 차량 통행이 있는 동안에는($T_A$) A 도로 신호등의 초록 불이 유지됩니다(S0 유지).
A 도로에 차량 통행이 더 이상 없으면($\overline{T_A}$) A 도로의 신호등이 노란 불로 바뀝니다(S1으로 변경, $L_A$: yellow, $L_B$: red).

2.1.②. FSM State Transition Table을 만듭니다. Current State는 Q이고, Next State는 D입니다.
흰색 1~2번째 줄(Q=S0)만 설명을 드리자면,
Q=S0, $T_A=0$이면 $T_B$에 상관없이 D=S1이 됩니다.
Q=S0, $T_A=1$이면 $T_B$에 상관없이 D=S0이 됩니다.

2.1.③. 위의 이미지 왼쪽부터 보시면 됩니다.
S0~S3을 무엇으로 Encoding할지 Encoding Table을 만듭니다.
S개의 state를 binary encoding할 때 $\lceil \log_2 S \rceil$비트로 encoding됩니다. 지금은 state가 4개이니 $\lceil \log_2 4 \rceil = 2$비트가 되네요.
↓
앞서 만든 FSM State Transition Table과 Encoding Table을 토대로 FSM Encode State Transition Table을 만듭니다.
↓
$D_1$과 $D_0$ 각각의 boolean equation을 도출합니다.
Karnaugh Map을 그려 본 결과
$D_1 = Q_1 \oplus Q_0$
$D_0 = {Q_1}’{Q_0}’{T_A}’+Q_1{Q_0}’{T_B}’$
가 나왔습니다.

2.1.④. 신호등 색깔별로 Encoding합니다. 신호등 색깔은 3개이므로 binary encoding하면 $\lceil \log_2 3 \rceil = \lceil 1. \text x \text x \rceil = 2$ 비트로 encoding되네요.
Current State에 따라 $L_A$와 $L_B$를 어떻게 출력할 것인지 FSM Output Table을 그립니다. 가령 $Q_1=0$, $Q_0=0$이면 $L_A$는 green, $L_B$는 red이므로 $L_A=00_2$, $L_B=10_2$가 됩니다.
그러면 신호등의 boolean equation은 아래와 같이 나옵니다.
$L_{A1}=Q_1$
$L_{A0}=\overline{Q_1} Q_0$
$L_{B1}=\overline{Q_1}$
$L_{B0}=Q_1 Q_0$

2.1.⑤. State Register를 그립니다.
2.1.⑥. Next State Logic을 만듭니다.
2.1.⑦. Output Logic을 만듭니다.

저는 추가로 bubble pushing도 해 주었습니다.

2.1.⑧. Timing analysis를 합니다. 다만, 오늘 Verilog 설계를 할 때는 timing analysis를 생략하겠습니다. Intel Quartus로 timing analysis하는 방법은 지난 글을 참고하시기 바랍니다.
Intel Quartus로 Verilog Timing Analysis(https://sooseongcom.com/post/verilog-timing-quartus)

2.2. reg2.v

module reg2(clk, reset_n, d, q);
	input clk, reset_n;
	input [2:0] d;
	output reg [2:0] q;
	
	always @ (posedge clk or negedge reset_n)
	begin
		if(reset_n==0)	q<=0;
		else	q<=d;
	end
endmodule
 

2.3. fsm_traffic_light.v

module fsm_traffic_light(clk, reset_n, traffic_a, traffic_b, light_a, light_b);
	//inputs and outputs
	input clk, reset_n;
	input traffic_a, traffic_b;
	output [1:0] light_a, light_b;
	
	//states
	wire [1:0] d;	//Next State
	wire [1:0] q;	//Current State
	
	//wire for NAND gate
	wire w_nd1, w_nd2;
	
	//d[1]=q[1]^q[0]
	xor(d[1], q[1], q[0]);
	
	//d[0]=~((~(~q[1]&~q[0]&~traffic_a))&(~(q[1]&~q[0]&~traffic_b)))
	nand(w_nd1, ~q[1], ~q[0], ~traffic_a);
	nand(w_nd2, q[1], ~q[0], ~traffic_b);
	nand(d[0], w_nd1, w_nd2);
	
	reg2 state_reg(clk, reset_n, d, q);
	
	assign light_a[1]=q[1];
	and(light_a[0], ~q[1], q[0]);
	
	not(light_b[1], q[1]);
	and(light_b[0], q[1], q[0]);
endmodule

[Line 4]
input traffic_a, traffic_b;
traffic_a는 $T_A$이고, traffic_b는 $T_B$입니다.

[Line 5]
output [1:0] light_a, light_b;
light_a는 $L_A$이고, light_b는 $L_B$입니다.

[Line 7~9 states]
d와 q를 2-bit wire로 선언합니다.

[Line 11~12 wire for NAND gate]
12행) wire w_nd1, w_nd2;
NAND gate의 output을 연결할 wire를 선언합니다.

[Line 14~20]
Next State Logic입니다.

[Line 22]
reg2 state_reg(clk, reset_n, d, q);
State Register는 reg2를 instantiation하여 구현합니다.

[Line 24~28]
Output Logic입니다.

2.4. tb_fsm_traffic_light.v

`timescale 1ns/100ps
 
module tb_fsm_traffic_light();
	reg clk, reset;
	reg traffic_a, traffic_b;
	reg [1:0] light_a_expected, light_b_expected;
	wire [1:0] light_a, light_b;
	reg [31:0] vectornum, errors;	//bookkeeping variables
	reg [31:0] testvectors[10000:0];	//array of testvectors
	
	//instantiate device under test
	fsm_traffic_light dut(clk, ~reset, traffic_a, traffic_b, light_a, light_b);
	
	//generate clock
	always
		begin
			clk=1; #5; clk=0; #5;
		end
	
	//at start of test, load vectors and pulse reset
	initial
		begin
			$readmemb("./tv_fsm_traffic_light.tv", testvectors);	//Put testvector file at simulation\modelsim
			vectornum=0; errors=0;
			reset=1; #27; reset=0;
		end
		
	//apply test vectors on rising edge of clk
	always @(posedge clk)
		begin
			#1; {traffic_a, traffic_b, light_a_expected, light_b_expected}=testvectors[vectornum];
		end
		
	//check results on falling edge of clk
	always @(negedge clk)
		if(~reset) begin //skip during reset==1
			if({light_a, light_b}!=={light_a_expected, light_b_expected}) begin
				$display("Error: inputs=%b", {traffic_a, traffic_b});
				$display("	outputs=%b (%b expected)", {light_a, light_b}, {light_a_expected, light_b_expected});
				errors=errors+1;
			end
			
	//increment array index and read next testvector
			vectornum=vectornum+1;
			if(testvectors[vectornum]===32'bx) begin
				$display("%d tests completed with %d errors.", vectornum, errors);
				$finish;
			end
		end
endmodule
 

2.5. simmulation\modelsim\tv_fsm_traffic_light.tv

각 줄이 <traffic_a><traffic_b>_<light_a_expected><light_b_expected>입니다.
<light_a_expected>와 <light_b_expected>는 각각 2-bit이며, Current State에 따른 출력 값을 기준으로 합니다.
예) 00_0110은 traffic_a=0, traffic_b=0, light_a_expected=01, light_b_expected=10입니다.

2.6. RTL View

2.7. RTL Simulation

2.8. Flow Summary

Logic utilization (in ALMs): 3 / 41,910 (<1%)
Total registers: 3
Total pins: 8 / 499 (2%)

3. Behavioral Design

3.1. FSM State Transition Diagram

Behavioral Design도 FSM State Transition Diagram을 그립니다. FSM State Transition Diagram은 Structural Design과 같습니다.

3.2. fsm_traffic_light.v

module fsm_traffic_light(clk, reset_n, traffic_a, traffic_b, light_a, light_b);
	//inputs and outputs
	input clk, reset_n;
	input traffic_a, traffic_b;
	output reg [1:0] light_a, light_b;
	
	//encoded states
	parameter S0=2'b00;
	parameter S1=2'b01;
	parameter S2=2'b10;
	parameter S3=2'b11;
	
	//encoded outputs
	parameter GREEN=2'b00;
	parameter YELLOW=2'b01;
	parameter RED=2'b10;
	
	//sequential circuit part
	reg [1:0] d;	//Next State
	reg [1:0] q;	//Current State
	
	always @ (posedge clk or negedge reset_n)
	begin
		if(reset_n==0)	q<=S0;
		else	q<=d;
	end
	
	//combinational circuit part
	always @ (*)
	begin
		casex({q, traffic_a, traffic_b})
			{S0, 1'b0, 1'bx}: d=S1;
			{S0, 1'b1, 1'bx}: d=S0;
			{S1, 1'bx, 1'bx}: d=S2;
			{S2, 1'bx, 1'b0}: d=S3;
			{S2, 1'bx, 1'b1}: d=S2;
			{S3, 1'bx, 1'bx}: d=S0;
		endcase
		
		case(q)
			S0: {light_a, light_b}={GREEN, RED};
			S1: {light_a, light_b}={YELLOW, RED};
			S2: {light_a, light_b}={RED, GREEN};
			S3: {light_a, light_b}={RED, YELLOW};
		endcase
	end
endmodule

[Line 4]
input traffic_a, traffic_b;
traffic_a는 $T_A$이고, traffic_b는 $T_B$입니다.

[Line 5]
output reg [1:0] light_a, light_b;
light_a는 $L_A$이고, light_b는 $L_B$입니다. reg로 선언합니다.

[Line 7~11 encoded states]
S0부터 S3까지를 parameter로 선언하고 각각의 binary encoding으로 초기화합니다. parameter 이름은 일반적으로 대문자로 짓습니다.

[Line 13~16 encoded outputs]
신호등 색깔을 parameter로 선언하고 각각의 binary encoding으로 초기화합니다. 7~11행의 states와 마찬가지로 이름은 대문자로 짓습니다.

[Line 19~20]
d와 q를 2-bit reg로 선언합니다.

[Line 21~25]
State Register입니다.

[Line 21]
always @ (posedge clk or negedge reset_n)
clk가 0→1 상승하거나(posedge) reset_n이 1→0 하강할 때(negedge) 출력 값을 업데이트합니다.

[Line 23]
if(reset_n==0) q<=S0;
reset_n==0이면 즉시 q<=S0;을 수행합니다.

[Line 24]
else q<=d;
reset_n!=0이면(즉, reset_n==1이면) q<=d;를 수행합니다.

[Line 29]
always @ (*)
Next State Logic과 Output Logic은 combinational circuit이므로 always문의 조건을 *로 합니다.

[Line 31~38]
Next State Logic입니다.

[Line 31]
casex({q, traffic_a, traffic_b})
x 기호를 don’t care로 사용하기 위해서 case 대신 casex를 사용합니다.
중괄호는 concatenation으로서 어떤 두 signal을 연결해 줍니다.
{q, traffic_a, traffic_b}의 값에 따라 case문이 작동하게 됩니다.
32~37행 코드를 보시면 어떤 원리로 작동되는지 아실 것 같습니다.

[Line 40~45]
Output Logic입니다.

[Line 41~44]
41행) S0: {light_a, light_b}={GREEN, RED};
concatenation은 값을 대입할 때도 사용 가능합니다. 41행 코드는 q==S0일 때 light_a에는 GREEN을, light_b에는 RED를 대입합니다.

3.3. tb_fsm_traffic_light.v & simmulation\modelsim\tv_fsm_traffic_light.tv

testbench와 testvector는 Structural Design에서 사용한 것과 동일합니다.

2.4. tb_fsm_traffic_light.v
2.5. simmulation\modelsim\tv_fsm_traffic_light.tv

3.4. RTL View

Decoder가 사용되었습니다. Concatenation을 사용한 것들이 다 decoder로 변환된 듯 보입니다.

3.5. RTL Simulation

3.6. Flow Summary

Logic utilization (in ALMs): 3 / 41,910 (<1%)
Total registers: 3
Total pins: 8 / 499 (2%)

Structural Design과 똑같이 나왔습니다.

4. 글 마무리

오늘은 이렇게 신호등 Moore FSM을 Structural Design과 Behavioral Design으로 각각 구현해 보았습니다.
제 글을 읽어 주셔서 감사합니다. 다음에 만나요!

5. 참고 문헌

1) David Money Harris, Sarah L. Harris. 2013. Digital Design and Computer Architecture. 2nd Edition. Elsevier Korea L.L.C.

필자(수성컴)의 노트북은 갤럭시 북 Flex2입니다.(Windows 11)

Intel Quartus로 Verilog Timing Analysis

Sat, 06 Dec 2025 00:00:00 +0000

Combinational circuit과 sequential circuit이 섞인 회로를 구성할 때는 delay를 고려하여 클럭의 frequency를 정해야 합니다. 오늘은 Intel Quartus로 timing analysis하는 방법을 알아보겠습니다.

IDE: Intel Quartus 18.1
Device: Cyclone V 5CSXFC6D6F31C6(밑에서 6번째)
Simulation: ModelSim-Altera, Verilog HDL
Project Name & the name of Top-level: cla32_clk

1. 예제 코드

32-bit Carry Look-Ahead(CLA) Adder with clock을 만들겠습니다.

참고로 합성 후 RTL View는 위와 같이 나옵니다.

1.1. cla32.v

module cla32(a, b, ci, s, co);	//32-bit Carry Look-Ahead Adder
	input [31:0] a, b;	//operand
	input ci;				//carry in
	output [31:0] s;		//sum
	output co;				//carry out
	wire w0, w1, w2, w3, w4, w5, w6, w7;
	
	clb4 U0_clb4(a[3:0], b[3:0], ci, s[3:0], w0);
	clb4 U1_clb4(a[7:4], b[7:4], w0, s[7:4], w1);
	clb4 U2_clb4(a[11:8], b[11:8], w1, s[11:8], w2);
	clb4 U3_clb4(a[15:12], b[15:12], w2, s[15:12], w3);
	clb4 U4_clb4(a[19:16], b[19:16], w3, s[19:16], w4);
	clb4 U5_clb4(a[23:20], b[23:20], w4, s[23:20], w5);
	clb4 U6_clb4(a[27:24], b[27:24], w5, s[27:24], w6);
	clb4 U7_clb4(a[31:28], b[31:28], w6, s[31:28], co);
endmodule

module fa(a, b, ci, s, co);	//full adder
	input a, b;		//operand
	input ci;		//carry in
	output s;		//sum
	output co;		//carry out
	wire w0, w1, w2;

	assign s=a^b^ci;
	assign co=a&b|a&ci|b&ci;
endmodule

module rca4(a, b, ci, s, co);	//4-bit Ripple Carry Adder
	input [3:0] a, b;	//operand
	input ci;			//carry in
	output [3:0] s;	//sum
	output co;			//carry out
	wire w0, w1, w2;
	
	fa U0_fa(a[0], b[0], ci, s[0], w0);
	fa U1_fa(a[1], b[1], w0, s[1], w1);
	fa U2_fa(a[2], b[2], w1, s[2], w2);
	fa U3_fa(a[3], b[3], w2, s[3], co);
endmodule

module carry4(a, b, ci, co);	//4-bit Carry Look-Ahead Carry
	input [3:0] a, b;	//operand
	input ci;			//carry in
	output co;			//carry out
	wire [3:0] g, p;
	
	assign g=a&b;
	assign p=a|b;
	
	assign co=g[3]|p[3]&(g[2]|p[2]&(g[1]|p[1]&g[0]))|p[3]&p[2]&p[1]&p[0]&ci;
endmodule

module clb4(a, b, ci, s, co);	//4-bit Carry Look-Ahead Block
	input [3:0] a, b;
	input ci;
	output [3:0] s;
	output co;
	
	rca4 U0_rca4(a, b, ci, s,);
	carry4 U1_carry4(a, b, ci, co);	
endmodule

CLA Adder에 대한 설명은 https://sooseongcom.com/post/adder-subtractor#2-carry-look-ahead-adder를 참고하시기 바랍니다.

1.2. reg32.v

module reg32(clk, reset_n, d, q);
	input clk, reset_n;
	input [31:0] d;
	output reg [31:0] q;
	
	always @ (posedge clk or negedge reset_n)
	begin
		if(reset_n==0)	q<=0;
		else	q<=d;
	end
endmodule

32-bit register입니다.

1.3. _dff_r.v

module _dff_r(clk, reset_n, d, q);
	input clk, reset_n, d;
	output reg q;
	
	always @ (posedge clk or negedge reset_n)
	begin
		if(reset_n==0)	q<=0;
		else	q<=d;
	end
endmodule
 

D Flip-flop입니다.

1.4. cla32_clk.v

module cla32_clk(clk, reset_n, a, b, ci, s, co);
	input clk, reset_n;
	input [31:0] a, b;	//operand
	input ci;				//carry in
	output [31:0] s;		//sum
	output co;				//carry out
	wire [31:0] w_a, w_b;	//outputs of registers
	wire w_ci;              //output of D Flip-flop
	wire [31:0] w_s;		//input of register
	wire w_co;              //input of D Flip-flop
	
	//input registers
	reg32 U0_reg32(clk, reset_n, a, w_a);
	reg32 U1_reg32(clk, reset_n, b, w_b);
	_dff_r U2_dff_r(clk, reset_n, ci, w_ci);
	
	//output registers
	reg32 U3_reg32(clk, reset_n, w_s, s);
	_dff_r U4_dff_r(clk, reset_n, w_co, co);
	
	//combinational circuit
	cla32 U5_cla32(w_a, w_b, w_ci, w_s, w_co);
endmodule

input인 a, b, ci와 output인 s, co를 모두 register 또는 D Flip-flop로 할 것입니다.
Clock의 이름은 clk로 했습니다.

이해하기 쉽도록 빨간 글씨로 표시해 드렸으니 참고하세요.^^

2. Timing Analysis

2.1. Tools→Timing Analyzer로 들어갑니다.

2.2. Create Timing Netlist, Read SDC File, Update Timing Netlist를 각각 더블클릭합니다.

2.3. Report Setup Summary를 더블클릭합니다.

2.4. Top module에 있는 clock이 창의 Clock 항목에 나타납니다. 예제 코드대로 하면 clk가 있을 것입니다. clk를 오른쪽 클릭하고 Report Timing을 클릭합니다.

2.5. Report Timing을 클릭합니다.

2.6. 오른쪽 아래를 보면 Slack이 -4.27 ns로 음수인 것을 볼 수 있습니다. 이는 clock 주기 안에 데이터가 전달되지 않았다는 뜻이므로 clock 주기를 늘려야 합니다.
참고) 초기 clock 주기는 1ns입니다.

2.7. Constraints→Create Clock...을 클릭합니다.

2.8. Clock name은 Top module에서 사용하는 clock의 이름(예제 기준: clk)을 입력합니다.
2.9. Period는 적당히 큰 숫자를 입력합니다. 저는 기본값인 10.000 그대로 두었습니다.
2.10. Targets는 Top module에서 사용하는 clock의 이름(예제 기준: clk)을 입력합니다.
2.11. Run을 클릭합니다.

2.12. 왼쪽 Tasks를 아래로 스크롤하면 Write SDC File...이 있습니다. 더블클릭합니다.
2.13. SDC file name을 확인하고 OK를 클릭합니다.

2.14. 다시 Quartus 메인 창으로 돌아와서 Assignments→Settings...로 들어갑니다.

2.15. Timing Analyzer 카테고리로 들어가서 File name ...을 클릭합니다.

2.16. 방금 만든 SDC 파일을 선택합니다.(확장명이 .sdc인 것을 선택하세요.)

2.17. OK를 클릭합니다.
2.18. 다시 컴파일합니다.(Ctrl+L)

2.19. Timing Analyzer 창으로 다시 돌아갑니다.
2.20. Create Timing Netlist, Read SDC File, Update Timing Netlist, Report Setup Summary를 각각 더블클릭합니다.

2.21. clk를 오른쪽 클릭하고 Report Timing을 클릭합니다.

2.22. OK를 클릭합니다.

2.23. 오른쪽 아래를 보면 Slack이 3.337 ns로 양수인 것을 볼 수 있습니다. 그러면 성공입니다. 그렇다고 clock 주기를 10ns로 계속 사용할 수는 없으니 clock 주기의 최솟값을 찾아 봅시다.

2.24. 왼쪽 Tasks에서 Report Fmax Summary를 더블클릭합니다.

2.25. Fmax와 Restricted Fmax를 확인할 수 있습니다.
Fmax는 회로가 작동할 수 있는 최대 frequency입니다.
Restricted Fmax는 FGPA device limit을 고려한 최대 frequency로써, Fmax보다 클 수 있습니다.
일단 오늘 회로는 둘 다 150.08MHz가 나왔네요. 최대 frequency는 150.08MHz가 되겠습니다. 최소 주기는 150.08MHz의 역수가 되겠지요.

3. 글 마무리

제 글을 읽어 주셔서 감사합니다. 다음에 만나요!

4. 참고 자료

1) Intel Corporation. n. d. “fmax Definition”, Intel® Quartus® Prime Pro Edition Help version 22.1. (2025. 12. 06. 방문). https://www.intel.la/content/www/xl/es/programmable/quartushelp/22.1/index.htm#reference/glossary/def_fmax.htm

필자(수성컴)의 노트북은 갤럭시 북 Flex2입니다.(Windows 11)

[Verilog]RCA, CLA Adder, Subtractor

Tue, 02 Dec 2025 00:00:00 +0000

오늘은 Verilog로 32-bit 덧셈기(가산기, adder)와 뺄셈기(감산기, subtractor)를 구현해 보겠습니다. 덧셈기는 Ripple Carry Adder 방식과 Carry Look-Ahead Adder 방식으로 구현해 보겠습니다.

IDE: Intel Quartus 18.1
Device: Cyclone V 5CSXFC6D6F31C6(밑에서 6번째)
Simulation: ModelSim-Altera, Verilog HDL

1. Ripple Carry Adder

Project Name & the name of Top-level: rca32

1.1. Half Adder

Half Adder는 A와 B를 input으로 하고, S와 $C_{out}$을 output으로 합니다.
S는 A와 B의 합이고, $C_{out}$은 받아올림(carry out)을 나타냅니다.
Boolean eqation은 아래와 같습니다.
$S=A \oplus B$
$C_{out}=AB$

1.2. Full Adder

Full Adder는 Half Adder에 $C_{in}$이 input으로 추가된 형태입니다.
즉 A, B, $C_{in}$을 input으로 하고, S와 $C_{out}$을 output으로 합니다.
$C_{in}$은 carry in으로, 이전 bit에서 받아올림된 것을 더하는 데 사용됩니다.

S를 도출하기 위해 Karnaugh Map을 그려 보면
$\begin{align}
S &= \bar{A} \bar{B} C_{in} + \bar{A} B \overline{C_{in}} + A B C_{in} + A \bar{B} \overline{C_{in}} \\
&= C_{in} (\bar{A} \bar{B} + A B) + \overline{C_{in}}(\bar{A} B + A \bar{B}) \\
&= C_{in} \oplus A \oplus B
\end{align}$
가 나옵니다.

$C_{out}=AB+BC_{in}+AC_{in}$입니다.

1.3. Ripple Carry Adder 구현 방법

Full Adder 1개는 1-bit 덧셈밖에 못하지만 Full Adder를 여러 개 연결하여 Ripple Carry Adder를 만들면 여러 bit 덧셈을 할 수 있습니다.
i번째 bit의 carry out이 i+1번째 bit의 carry in이 됩니다.
사실 LSB(Least Significant Bit)는 Half Adder를 써도 덧셈을 수행할 수 있지만 어차피 Subtractor를 만들 때 LSB의 carry in도 써야 하므로 Full Adder로 만들겠습니다.

1.4. rca32.v

32-bit Ripple Carry Adder를 만들어 보겠습니다. Full Adder를 그냥 32개 연달아 작성하려면 힘드니까 rca32, rca16, rca4, fa(Full Adder)로 나누어서 rca4는 fa를 4개 instantiation하고, rca16은 rca4를 4개 instantiation하고, rca32는 rca16을 2개 instantiation하겠습니다.

module rca32(a, b, ci, s, co);	//32-bit Ripple Carry Adder
	input [31:0] a, b;	    //operand
	input ci;				//carry in
	output [31:0] s;		//sum
	output co;				//carry out
	wire w0;
	
	rca16 U0_rca16(a[15:0], b[15:0], ci, s[15:0], w0);
	rca16 U1_rca16(a[31:16], b[31:16], w0, s[31:16], co);
endmodule

module fa(a, b, ci, s, co);	//full adder
	input a, b;		//operand
	input ci;		//carry in
	output s;		//sum
	output co;		//carry out
	wire w0, w1, w2;

	assign s=a^b^ci;
	assign co=a&b|a&ci|b&ci;
endmodule

module rca4(a, b, ci, s, co);	//4-bit Ripple Carry Adder
	input [3:0] a, b;	//operand
	input ci;			//carry in
	output [3:0] s;	    //sum
	output co;			//carry out
	wire w0, w1, w2;
	
	fa U0_fa(a[0], b[0], ci, s[0], w0);
	fa U1_fa(a[1], b[1], w0, s[1], w1);
	fa U2_fa(a[2], b[2], w1, s[2], w2);
	fa U3_fa(a[3], b[3], w2, s[3], co);
endmodule

module rca16(a, b, ci, s, co);	//16-bit Ripple Carry Adder
	input [15:0] a, b;	    //operand
	input ci;				//carry in
	output [15:0] s;		//sum
	output co;				//carry out
	wire [3:0] w0, w1, w2;
	
	rca4 U0_rca4(a[3:0], b[3:0], ci, s[3:0], w0);
	rca4 U1_rca4(a[7:4], b[7:4], w0, s[7:4], w1);
	rca4 U2_rca4(a[11:8], b[11:8], w1, s[11:8], w2);
	rca4 U3_rca4(a[15:12], b[15:12], w2, s[15:12], co);
endmodule

1.5. tb_rca32.v

`timescale 1ns/100ps
 
module tb_rca32();
	reg [31:0] a, b;
	reg ci;
	wire [31:0] s;
	wire co;
	
	rca32 dut(a, b, ci, s, co);
	
	initial begin
		a=0; b=0; ci=0; #10;
		if(s==0)	$display("%d+%d=%d, co=%b (when ci=%b)", a, b, s, co, ci);
		else		$display("%d+%d=%d, co=%b failed (when ci=%b)", a, b, s, co, ci);
		
		a=0; b=1; ci=0; #10;
		if(s==1)	$display("%d+%d=%d, co=%b (when ci=%b)", a, b, s, co, ci);
		else		$display("%d+%d=%d, co=%b failed (when ci=%b)", a, b, s, co, ci);
		
		a=1; b=0; ci=0; #10;
		if(s==1)	$display("%d+%d=%d, co=%b (when ci=%b)", a, b, s, co, ci);
		else		$display("%d+%d=%d, co=%b failed (when ci=%b)", a, b, s, co, ci);
		
		a=1; b=1; ci=0; #10;
		if(s==2)	$display("%d+%d=%d, co=%b (when ci=%b)", a, b, s, co, ci);
		else		$display("%d+%d=%d, co=%b failed (when ci=%b)", a, b, s, co, ci);
		
		a=51; b=10; ci=0; #10;
		if(s==61)	$display("%d+%d=%d, co=%b (when ci=%b)", a, b, s, co, ci);
		else		$display("%d+%d=%d, co=%b failed (when ci=%b)", a, b, s, co, ci);
		
		a=5; b=-3; ci=0; #10;
		if(s==2)	$display("%d+%d=%d, co=%b (when ci=%b)", a, b, s, co, ci);
		else		$display("%d+%d=%d, co=%b failed (when ci=%b)", a, b, s, co, ci);
		
		a=-5; b=-3; ci=0; #10;
		if(s==-8)	$display("%d+%d=%d, co=%b (when ci=%b)", a, b, s, co, ci);
		else		$display("%d+%d=%d, co=%b failed (when ci=%b)", a, b, s, co, ci);
		
		a=51; b=-32; ci=0; #10;
		if(s==19)	$display("%d+%d=%d, co=%b (when ci=%b)", a, b, s, co, ci);
		else		$display("%d+%d=%d, co=%b failed (when ci=%b)", a, b, s, co, ci);
		
		a=0; b=0; ci=1; #10;
		if(s==1)	$display("%d+%d=%d, co=%b (when ci=%b)", a, b, s, co, ci);
		else		$display("%d+%d=%d, co=%b failed (when ci=%b)", a, b, s, co, ci);
		
		a=0; b=1; ci=1; #10;
		if(s==2)	$display("%d+%d=%d, co=%b (when ci=%b)", a, b, s, co, ci);
		else		$display("%d+%d=%d, co=%b failed (when ci=%b)", a, b, s, co, ci);
		
		a=1; b=0; ci=1; #10;
		if(s==2)	$display("%d+%d=%d, co=%b (when ci=%b)", a, b, s, co, ci);
		else		$display("%d+%d=%d, co=%b failed (when ci=%b)", a, b, s, co, ci);
		
		a=1; b=1; ci=1; #10;
		if(s==3)	$display("%d+%d=%d, co=%b (when ci=%b)", a, b, s, co, ci);
		else		$display("%d+%d=%d, co=%b failed (when ci=%b)", a, b, s, co, ci);
		
		a=51; b=10; ci=1; #10;
		if(s==62)	$display("%d+%d=%d, co=%b (when ci=%b)", a, b, s, co, ci);
		else		$display("%d+%d=%d, co=%b failed (when ci=%b)", a, b, s, co, ci);
		
		a=5; b=-3; ci=1; #10;
		if(s==3)	$display("%d+%d=%d, co=%b (when ci=%b)", a, b, s, co, ci);
		else		$display("%d+%d=%d, co=%b failed (when ci=%b)", a, b, s, co, ci);
		
		a=-5; b=-3; ci=1; #10;
		if(s==-7)	$display("%d+%d=%d, co=%b (when ci=%b)", a, b, s, co, ci);
		else		$display("%d+%d=%d, co=%b failed (when ci=%b)", a, b, s, co, ci);
		
		a=51; b=-32; ci=1; #10;
		if(s==20)	$display("%d+%d=%d, co=%b (when ci=%b)", a, b, s, co, ci);
		else		$display("%d+%d=%d, co=%b failed (when ci=%b)", a, b, s, co, ci);
	end
endmodule

이번에는 변수를 10진수로 다루는 것이 편할 것 같아서 a와 b를 10진수로 입력하고 콘솔 창에 모든 결과를 띄우도록 했습니다.

[Line 13]
if(s==0) $display(“%d+%d=%d, co=%b (when ci=%b)”, a, b, s, co, ci);
%d는 10진수로, %b는 2진수로 출력합니다.

1.6. RTL View

rca32는 rca16을 2개 instantiation합니다.

rca16은 rca4를 4개 instantiation합니다.

rca4는 fa를 4개 instantiation합니다.

fa는 AND Gate 3개, OR Gate 1개, XOR Gate 1개로 구성되었습니다.

그러나 실제로 회로를 만들 때는 AND와 OR 대신 NAND를 쓰는 것이 더 저렴하기 때문에 Bubble Pushing을 해야 할 것입니다.

1.7. RTL Simulation

어째선지 콘솔 창에 음수가 제대로 뜨지 않지만, 일단 회로 자체는 오류가 없습니다.
Waveform에서 a, b, s는 10진수(decimal)로 표시하도록 설정을 변경해 주었습니다.

1.8. Flow Summary

Logic utiliazation은 43, Total registers는 0, Total pins는 98이 나옵니다.

2. Carry Look-Ahead Adder

Project Name & the name of Top-level: cla32

2.1. Carry Look-Ahead Adder는 무엇인가?

Ripple Carry Adder는 덧셈을 하기 위해서 그 전 bit의 carry out을 알아야 하기 때문에 속도가 느립니다. Full Adder의 delay를 $t_{FA}$라고 하면 N-bit Ripple Carry Adder의 delay는 $t_{ripple}=Nt_{FA}$가 됩니다.
이 단점을 보완하고자 쓰는 것이 Carry Look-Ahead(CLA) Adder입니다. CLA block을 나눠서 일정 bit마다 carry만 빠르게 연산하여 delay를 단축합니다.

이를 위하여 generate signal($G_i$)과 propagate signal($P_i$)을 정의합니다.
$G_i = A_i B_i$
$P_i = A_i + B_i$

1.2절에서 $C_{out}=AB+BC_{in}+AC_{in}$이었으므로
$\begin{align}
C_i &= A_i B_i + B_i C_{i-1} + A C_{i-1} \\
&= A_i B_i + (A_i + B_i) C_{i-1} \\
&= G_i + P_i C_{i-1}
\end{align}$
이 됩니다.

i=0을 대입하면
$C_0 = G_0 + P_0 C_{-1}$
인데 $C_{-1}=C_{in}$입니다.
따라서 $C_0 = G_0 + P_0 C_{in}$이 됩니다.

이어서 i에 1부터 3까지 대입하면
$\begin{align}
C_1 &= G_1 + P_1 C_0 \\
&= G_1 + P_1 (G_0 + P_0 C_{in}) \\
&= G_1 + P_1 G_0 + P_1 P_0 C_{in}
\end{align}$
$\begin{align}
C_2 &= G_2 + P_2 C_1 \\
&= G_2 + P_2 (G_1 + P_1 G_0 + P_1 P_0 C_{in}) \\
&= G_2 + P_2 (G_1 + P_1 G_0) + P_2 P_1 P_0 C_{in}
\end{align}$
$\begin{align}
C_3 &= G_3 + P_3 C_2 \\
&= G_3 + P_3 (G_2 + P_2 (G_1 + P_1 G_0) + P_2 P_1 P_0 C_{in}) \\
&= G_3 + P_3 (G_2 + P_2 (G_1 + P_1 G_0)) + P_3 P_2 P_1 P_0 C_{in}
\end{align}$
입니다.

마지막 식에서
$G_3 + P_3 (G_2 + P_2 (G_1 + P_1 G_0)) = G_{3:0}$,
$P_3 P_2 P_1 P_0 C_{in} = P_{3:0}$
으로 치환하겠습니다.

회로도로 나타내면 위와 같습니다. 이것만 가지고는 carry만 구할 수 있을 뿐 덧셈 결과를 알 수 없기 때문에 4-bit Ripple Carry Adder를 함께 사용해야 합니다.

2.2. CLA Adder Delay

CLA Adder Delay는 위의 이미지와 같습니다.

$t_{pg}$: generate and propagate gates의 delay. AND 또는 OR Gate 1개의 delay와 같습니다.
$t_{pg\_block}$: the block generate and propagate gates의 delay. 그러나 $P_{3:0}$ 쪽은 $G_{3:0}$ 쪽과 동시 진행되면서 $P_{3:0}$ 쪽이 $G_{3:0}$ 쪽보다 빨리 끝나기 때문에, 제가 빨간색으로 표시한 $G_{3:0}$ 쪽만 생각하시면 됩니다.
$t_{AND\_OR}$: $C_{in}$에서 $C_{out}$까지 거치는 AND/OR Gate에서 발생하는 delay
$t_{FA}$: Full Adder의 delay

N-bit CLA Adder는 N>16일 때 Ripple Carry Adder보다 훨씬 빨라집니다.

그런데 공식만 봐서는 무슨 말인지 잘 모르겠죠?
32-bit CLA Adder with 4-bit blocks 예제로 살펴보겠습니다.

Compare the delays of a 32-bit ripple-carry adder and a 32-bit carry-lookahead adder with 4-bit blocks. Assume that each two-input gate delay is 100 ps and that a full adder delay is 300 ps.
(출처: David Money Harris, Sarah L. Harris. 2013. Digial Design and Computer Architecture. 2nd Edition. Elsevier Korea L.L.C. Example 5.1(p. 243).)

위의 이미지와 아래의 해설을 함께 보시기 바랍니다.

“two-input gate delay is 100 ps”라는 것은 AND Gate delay와 OR Gate delay가 100ps라는 것입니다.

$t_{pg}=100\textnormal{ps}$
$t_{pg\_block} = 6 \times 100 \textnormal{ps} = 600 \textnormal{ps}$
$t_{AND\_OR} = 2 \times 100 \textnormal{ps} = 200 \textnormal{ps}$
$t_{FA}=300\textnormal{ps}$

$\begin{align}
\therefore t_{CLA} &= 100\textnormal{ps} + 600\textnormal{ps} + (32/4-1) \times 200\textnormal{ps} + 4 \times 300\textnormal{ps} \\
&= 3300\textnormal{ps} \\
&= 3.3\textnormal{ns}
\end{align}$

여기까지 하면 일단 32-bit CLA Adder with 4-bit blocks의 delay는 구한 것입니다.
그런데 예제에서 32-bit Ripple Carry Adder와 비교하라고 했으니 문제를 끝까지 풀어 보면
$\begin{align}
t_{ripple} &= 32 \times 300 \textnormal{ps} \\
&= 9600 \textnormal{ps} \\
&= 9.6 \textnormal{ns}
\end{align} \\
\therefore t_{CLA} < t_{ripple}$
이 되겠습니다.

2.3. cla32.v

32-bit CLA Adder with 4-bit blocks를 Verilog로 구현하겠습니다.
clb4(4-bit CLA Block)는 rca4와 carry를 instantiation합니다.
cla32는 clb4를 8개 instantiation합니다.

module cla32(a, b, ci, s, co);	//32-bit Carry Look-Ahead Adder
	input [31:0] a, b;	    //operand
	input ci;				//carry in
	output [31:0] s;		//sum
	output co;				//carry out
	wire w0, w1, w2, w3, w4, w5, w6, w7;
	
	clb4 U0_clb4(a[3:0], b[3:0], ci, s[3:0], w0);
	clb4 U1_clb4(a[7:4], b[7:4], w0, s[7:4], w1);
	clb4 U2_clb4(a[11:8], b[11:8], w1, s[11:8], w2);
	clb4 U3_clb4(a[15:12], b[15:12], w2, s[15:12], w3);
	clb4 U4_clb4(a[19:16], b[19:16], w3, s[19:16], w4);
	clb4 U5_clb4(a[23:20], b[23:20], w4, s[23:20], w5);
	clb4 U6_clb4(a[27:24], b[27:24], w5, s[27:24], w6);
	clb4 U7_clb4(a[31:28], b[31:28], w6, s[31:28], co);
endmodule

module fa(a, b, ci, s, co);	//full adder
	input a, b;		//operand
	input ci;		//carry in
	output s;		//sum
	output co;		//carry out
	wire w0, w1, w2;

	assign s=a^b^ci;
	assign co=a&b|a&ci|b&ci;
endmodule

module rca4(a, b, ci, s, co);	//4-bit Ripple Carry Adder
	input [3:0] a, b;	//operand
	input ci;			//carry in
	output [3:0] s;	    //sum
	output co;			//carry out
	wire w0, w1, w2;
	
	fa U0_fa(a[0], b[0], ci, s[0], w0);
	fa U1_fa(a[1], b[1], w0, s[1], w1);
	fa U2_fa(a[2], b[2], w1, s[2], w2);
	fa U3_fa(a[3], b[3], w2, s[3], co);
endmodule

module carry4(a, b, ci, co);	//4-bit Carry Look-Ahead Carry
	input [3:0] a, b;	//operand
	input ci;			//carry in
	output co;			//carry out
	wire [3:0] g, p;
	
	assign g=a&b;
	assign p=a|b;
	
	assign co=g[3]|p[3]&(g[2]|p[2]&(g[1]|p[1]&g[0]))|p[3]&p[2]&p[1]&p[0]&ci;
endmodule

module clb4(a, b, ci, s, co);	//4-bit Carry Look-Ahead Block
	input [3:0] a, b;
	input ci;
	output [3:0] s;
	output co;
	
	rca4 U0_rca4(a, b, ci, s,);
	carry4 U1_carry4(a, b, ci, co);	
endmodule

[Line 49]
rca4 U0_rca4(a, b, ci, s,);
carry out은 CLA로 따로 구하기 때문에 rca4 module에서 co port는 비워 둡니다.

2.4. tb_cla32.v

`timescale 1ns/100ps
 
module tb_cla32();
	reg [31:0] a, b;
	reg ci;
	wire [31:0] s;
	wire co;
	
	cla32 dut(a, b, ci, s, co);
	
	initial begin
		a=0; b=0; ci=0; #10;
		if(s==0)	$display("%d+%d=%d, co=%b (when ci=%b)", a, b, s, co, ci);
		else		$display("%d+%d=%d, co=%b failed (when ci=%b)", a, b, s, co, ci);
		
		a=0; b=1; ci=0; #10;
		if(s==1)	$display("%d+%d=%d, co=%b (when ci=%b)", a, b, s, co, ci);
		else		$display("%d+%d=%d, co=%b failed (when ci=%b)", a, b, s, co, ci);
		
		a=1; b=0; ci=0; #10;
		if(s==1)	$display("%d+%d=%d, co=%b (when ci=%b)", a, b, s, co, ci);
		else		$display("%d+%d=%d, co=%b failed (when ci=%b)", a, b, s, co, ci);
		
		a=1; b=1; ci=0; #10;
		if(s==2)	$display("%d+%d=%d, co=%b (when ci=%b)", a, b, s, co, ci);
		else		$display("%d+%d=%d, co=%b failed (when ci=%b)", a, b, s, co, ci);
		
		a=51; b=10; ci=0; #10;
		if(s==61)	$display("%d+%d=%d, co=%b (when ci=%b)", a, b, s, co, ci);
		else		$display("%d+%d=%d, co=%b failed (when ci=%b)", a, b, s, co, ci);
		
		a=5; b=-3; ci=0; #10;
		if(s==2)	$display("%d+%d=%d, co=%b (when ci=%b)", a, b, s, co, ci);
		else		$display("%d+%d=%d, co=%b failed (when ci=%b)", a, b, s, co, ci);
		
		a=-5; b=-3; ci=0; #10;
		if(s==-8)	$display("%d+%d=%d, co=%b (when ci=%b)", a, b, s, co, ci);
		else		$display("%d+%d=%d, co=%b failed (when ci=%b)", a, b, s, co, ci);
		
		a=51; b=-32; ci=0; #10;
		if(s==19)	$display("%d+%d=%d, co=%b (when ci=%b)", a, b, s, co, ci);
		else		$display("%d+%d=%d, co=%b failed (when ci=%b)", a, b, s, co, ci);
		
		a=0; b=0; ci=1; #10;
		if(s==1)	$display("%d+%d=%d, co=%b (when ci=%b)", a, b, s, co, ci);
		else		$display("%d+%d=%d, co=%b failed (when ci=%b)", a, b, s, co, ci);
		
		a=0; b=1; ci=1; #10;
		if(s==2)	$display("%d+%d=%d, co=%b (when ci=%b)", a, b, s, co, ci);
		else		$display("%d+%d=%d, co=%b failed (when ci=%b)", a, b, s, co, ci);
		
		a=1; b=0; ci=1; #10;
		if(s==2)	$display("%d+%d=%d, co=%b (when ci=%b)", a, b, s, co, ci);
		else		$display("%d+%d=%d, co=%b failed (when ci=%b)", a, b, s, co, ci);
		
		a=1; b=1; ci=1; #10;
		if(s==3)	$display("%d+%d=%d, co=%b (when ci=%b)", a, b, s, co, ci);
		else		$display("%d+%d=%d, co=%b failed (when ci=%b)", a, b, s, co, ci);
		
		a=51; b=10; ci=1; #10;
		if(s==62)	$display("%d+%d=%d, co=%b (when ci=%b)", a, b, s, co, ci);
		else		$display("%d+%d=%d, co=%b failed (when ci=%b)", a, b, s, co, ci);
		
		a=5; b=-3; ci=1; #10;
		if(s==3)	$display("%d+%d=%d, co=%b (when ci=%b)", a, b, s, co, ci);
		else		$display("%d+%d=%d, co=%b failed (when ci=%b)", a, b, s, co, ci);
		
		a=-5; b=-3; ci=1; #10;
		if(s==-7)	$display("%d+%d=%d, co=%b (when ci=%b)", a, b, s, co, ci);
		else		$display("%d+%d=%d, co=%b failed (when ci=%b)", a, b, s, co, ci);
		
		a=51; b=-32; ci=1; #10;
		if(s==20)	$display("%d+%d=%d, co=%b (when ci=%b)", a, b, s, co, ci);
		else		$display("%d+%d=%d, co=%b failed (when ci=%b)", a, b, s, co, ci);
	end
endmodule

사실 1.5절의 tb_rca32.v에서 모듈명만 바꾼 것입니다.

2.5. RTL View

cla32는 clb4를 8개 instantiation합니다.

clb4는 rca4와 carry4를 instantiation합니다.

carry4는 이렇게 생겼습니다.

2.6. RTL Simulation

Waveform에서 a, b, s는 10진수(decimal)로 표시하도록 설정을 변경해 주었습니다.

2.7. Flow Summary

Logic utiliazation은 52, Total registers는 0, Total pins는 98이 나옵니다.
Logic utiliazation은 CLA Adder가 Ripple Carry Adder보다 9개 더 많다는 것을 알 수 있습니다.

3. Subtractor

Project Name & the name of Top-level: sub32
Add file: cla32.v
- cf) Ripple Carry Subtractor를 만들려면 rca32.v를 추가하세요.

3.1. Subtractor 구현 방법

$\begin{align}
A-B &= A+(-B) \\
&= A+(\bar{B}+1)
\end{align}$
라는 점을 이용합니다.

Adder에서 B를 invert하고, carry in에 1을 넣습니다.
Adder는 Ripple Carry Adder, CLA Adder 상관없습니다.

3.2. sub32.v

CLA로 Subtractor를 만들어 보겠습니다.

module sub32(a, b, s, co);	//32-bit Carry Look-Ahead Subtractor
	input [31:0] a, b;	    //operand
	output [31:0] s;		//sum
	output co;				//carry out
	wire b_inv;				//b inverted
	wire w0, w1, w2, w3, w4, w5, w6, w7;
	
	cla32 U0_cla32(a, ~b, 1, s, co);
endmodule

[Line 1]
module sub32(a, b, s, co);
carry in은 1로 고정이기 때문에 sub32의 port에서 빠졌습니다.

[Line 8]
cla32 U0_cla32(a, ~b, 1, s, co);
cla32를 instantiation할 때 ci에는 1을 넣습니다.

3.3. tb_sub32.v

`timescale 1ns/100ps
 
module tb_sub32();
	reg [31:0] a, b;
	wire [31:0] s;
	wire co;
	
	sub32 dut(a, b, s, co);
	
	initial begin
		a=0; b=0; #10;
		if(s==0)	$display("%d-%d=%d, co=%b", a, b, s, co);
		else		$display("%d-%d=%d, co=%b failed", a, b, s, co);
		
		a=0; b=1; #10;
		if(s==-1)	$display("%d-%d=%d, co=%b", a, b, s, co);
		else		$display("%d-%d=%d, co=%b failed", a, b, s, co);
		
		a=1; b=0; #10;
		if(s==1)	$display("%d-%d=%d, co=%b", a, b, s, co);
		else		$display("%d-%d=%d, co=%b failed", a, b, s, co);
		
		a=1; b=1; #10;
		if(s==0)	$display("%d-%d=%d, co=%b", a, b, s, co);
		else		$display("%d-%d=%d, co=%b failed", a, b, s, co);
		
		a=51; b=10; #10;
		if(s==41)	$display("%d-%d=%d, co=%b", a, b, s, co);
		else		$display("%d+%d=%d, co=%b failed", a, b, s, co);
		
		a=5; b=-3; #10;
		if(s==8)	$display("%d-%d=%d, co=%b", a, b, s, co);
		else		$display("%d-%d=%d, co=%b failed", a, b, s, co);
		
		a=-5; b=-3; #10;
		if(s==-2)	$display("%d-%d=%d, co=%b", a, b, s, co);
		else		$display("%d+%d=%d, co=%b failed", a, b, s, co);
		
		a=51; b=-32; #10;
		if(s==83)	$display("%d-%d=%d, co=%b", a, b, s, co);
		else		$display("%d-%d=%d, co=%b failed", a, b, s, co);
	end
endmodule

[Line 8]
sub32 dut(a, b, s, co);
carry in은 1로 고정이기 때문에 sub32의 port에서 빠졌다는 것을 잊지 마세요.

3.4. RTL View

cla32의 ci에는 1이 들어갔습니다.

3.5. RTL Simulation

Waveform에서 a, b, s는 10진수(decimal)로 표시하도록 설정을 변경해 주었습니다.

3.6. Flow Summary

Logic utiliazation은 51, Total registers는 0, Total pins는 97이 나옵니다.

4. 글 마무리

제 글을 읽어 주셔서 감사합니다. 다음에 만나요!

5. 참고 문헌

1) David Money Harris, Sarah L. Harris. 2013. Digital Design and Computer Architecture. 2nd Edition. Elsevier Korea L.L.C.

필자(수성컴)의 노트북은 갤럭시 북 Flex2입니다.(Windows 11)

Quine-McCluskey Algorithm 자동화 프로그램

Tue, 18 Nov 2025 00:00:00 +0000

진리표(truth table)를 보고 boolean equation을 만들 때 변수가 4개 이하이면 Karnaugh Map을 이용할 수 있습니다. 그러나 변수가 5개 이상으로 늘어나면 Karnaugh Map을 사용하기 힘들어집니다. 그러므로 Quine-McCluskey Algorithm을 사용하면 변수 개수가 많아도 boolean equation을 쉽게 도출할 수 있게 됩니다. 다만, Quine-McCluskey Algorithm은 사람이 직접 수행하기에 따분한 작업이므로 자동화 프로그램을 만들었습니다.

1. 사용자 설명서

1.1. 시스템 요구사항

운영체제: Windows
아키텍처: x64(AMD64, Intel64)

1.2. 파일 내려받기

1.2.1. https://github.com/sooseongcom/Quine-McCluskey?tab=readme-ov-file#12-download로 접속하셔서 본인 PC에 맞는 버전의 설치 파일을 내려받습니다.

1.2.2. 웹 브라우저(MS Edge 기준)에서 차단 경고가 뜰 경우 ··· 클릭 후 유지를 클릭합니다.

1.2.3. 더 보기 v를 클릭합니다.

1.2.4. 그래도 계속을 클릭합니다. 1.2.5. 그러면 설치 파일을 내려받으실 수 있습니다. 내려받으신 후 실행합니다.
1.2.6. Windows에서 SmartScreen 경고가 뜰 경우 추가 정보 클릭 후 실행을 클릭합니다.

1.3. 프로그램 사용법

1.3.1. 실행 파일이 있는 경로(예: Windows의 경우 exe 파일이 있는 폴더와 같은 폴더)에 input_minterm.txt를 생성합니다.

1.3.2. 예를 들어 설명해 드리겠습니다. f(A, B, C, D)=Σm(0, 1, 2, 5, 7, 10, 12, 13)+Σd(3, 8, 15)를 구하려면 input_minterm.txt의 내용은 아래와 같습니다.

[Line 1]
첫 줄 숫자는 input bit length를 나타냅니다.

[Line 2]
m 0000
둘째 줄부터는 true minterm인지 don’t care minterm인지 구분하는 문자와 minterm 값(implicant)을 작성합니다.
m은 true minterm을, d는 don’t care minterm을 나타냅니다.

1.3.3. 실행 파일(Quine-McCluskey-Algorithm-버전.exe)을 실행합니다.
1.3.4. result.txt를 확인합니다.

-0-0
110-
0--1

Cost (# of transistors): 28

[Line 1~3]
이 term들은 결과적으로 나온 essential Prime Implicant입니다. 이것들을 조합하면
$f(A, B, C, D)=\bar{B}\bar{D}+AB\bar{C}+\bar{A}D$
가 됩니다.
그러나 실제로는 보통 bubble pushing을 하여 NAND Gate를 사용하실 테니 모든 gate를 NAND로 사용하시면 되겠습니다.

[Line 5]
Cost는 트랜지스터 개수입니다. Bubble pushing을 고려하여 계산된 결과입니다.

1.4. Qunie-McCluskey Algorithm이란?

Qunie-McCluskey Algorithm은 logic function을 minimize하기 위한 tabular algorithm입니다.

예제로 f(A, B, C, D)=Σm(0, 1, 2, 5, 7, 10, 12, 13)+Σd(3, 8, 15)를 사용하겠습니다.
f(A, B, C, D)는 boolean equation의 변수가 A, B, C, D라는 뜻입니다.
Σm(0, 1, 2, 5, 7, 10, 12, 13)은 0, 1, 2, 5, 7, 10, 12, 13이 true minterm이라는 뜻입니다.
Σd(3, 8, 15)는 3, 8, 15가 don’t care minterm이라는 뜻입니다.

1.4.1. true minterm들과 don’t care minterm들을 Implicant table의 Column 1에 작성합니다. 이때 1의 개수에 따라 그룹을 나눕니다.

1.4.2. 인접한 두 그룹에서 Hamming distance가 1이 되도록 minterm을 하나씩 고릅니다. 변수가 다른 자리는 ‘-‘로 바꾸어 Column 2에 작성합니다. ‘-‘는 don’t care를 의미합니다. Column 1→2로 합쳐진 minterm은 Column 1에서 v 표시를 합니다. 이러한 과정을 모든 변수에 대해서 진행합니다.(v 표시가 되었다고 해서 더 이상 안 보는 것이 아니라, 두 그룹을 비교할 때는 모든 변수에 대해서 확인해야 합니다.) Column 1의 모든 변수를 순회했음에도 v 표시가 되지 않은 것은 * 표시를 합니다.
예1) 0000과 0001 → 000-
예2) 0000과 0010 → 00-0

1.4.3. 앞에서 한 것처럼 Column 2의 implicant들을 합쳐서 Column 3에 작성합니다. 이때 ‘-‘가 있으면 ‘-‘의 자리는 일치해야 합니다. Column N의 implicant들을 합쳐서 Column N+1에 작성하기를 모든 implicant들이 v 또는 * 표시가 될 때까지(즉, 더 이상 combining을 할 수 없을 때까지) 진행합니다.
이제 * 표시가 된 implicant들이 prime implicant가 됩니다.

1.4.4. PI table을 만듭니다.

열: true minterms
행: PIs

PI가 minterm을 cover하는 곳에 ‘X’ 표시합니다.

1.4.5. 이제 essential PI를 찾을 것입니다.
‘X’가 1개밖에 없는 열을 찾습니다. 예제에서는 True Minterms가 1010인 열이군요.
그 열의 ‘X’를 동그라미 합니다. 그리고 그 ‘X’를 기준으로 세로줄과 가로줄을 긋습니다.
예제에서는 가로줄이 -0-0에 닿았습니다. -0-0이 essential PI가 됩니다.
참고) 만약 ‘X’가 1개밖에 없는 열이 여러 개 있으면 essential PI가 여러 개 나올 것입니다.

1.4.6. essential PI에 의해 cover되는 열들을 지울 것입니다. 가로줄 위에 있는 ‘X’에서 각각 세로줄을 그어 주면 됩니다.

어떨 때는 이 과정까지 하고 나면 모든 ‘X’들이 지워져서 최종 식이 도출되지만, 오늘의 예제는 ‘X’가 남게 되었습니다. 그러므로 남은 ‘X’들끼리 PI table을 새로 만들어 주겠습니다.

1.4.7. 이것이 새로 만든 PI table입니다. 열들을 보니 모든 열에 ‘X’가 2개씩 있습니다.
이때는 Petrick’s Method를 사용합니다.
편의상 PI마다 $P_0$부터 $P_4$까지 기호를 매겨 주었습니다.
그러면 이 PI table의 모든 ‘X’를 cover하는 식은 $P=(P_2+P_3)(P_3+P_4)(P_0+P_1)(P_1+P_4)$가 됩니다.
전개하면
$\begin{align} P &= (P_2+P_3)(P_3+P_4)(P_0+P_1)(P_1+P_4) \\
&= (P_3 + P_2 P_4)(P_1 + P_0 P_4) \\
&= P_1 P_3 + P_0 P_3 P_4 + P_1 P_2 P_4 + P_0 P_2 P_4
\end{align}$
가 됩니다.
이것 중에서 PI 개수가 가장 적은 항인 $P_1 P_3$을 택합니다.

만약 PI 개수가 가장 적은 항이 여러 개라면 트랜지스터 개수를 비교하여 가장 저렴한 것을 택합니다.

2. 개발자 설명서

2.1. How To Build

(추후 작성 예정)

2.2. Files

.gitignore: Git add 시 x64(folder), *.vcxproj, *.vcxproj.filters, *.vcxproj.user, input_minterm.txt, result.txt를 제외
ImpTable.cpp: ImpTable의 멤버 함수/변수
ImpTable.h: implicant table를 위한 class
LICENSE: MIT License
main.cpp: main function
Minterm.cpp: Minterm의 멤버 함수/변수
Minterm.h: implicant table을 위한 minterm을 위한 class
PetrickTable.cpp: PetrickTable의 멤버 함수/변수
PetrickTable.h: Petrick’s Method를 위한 PI Table
PITable.cpp: PITable의 멤버 함수/변수
PITable.h: PI Table를 위한 class

2.3. Implicant Table Column 1 (Step 1)

Implicant Table은 ImpTable class에서 담당합니다.

전체 implicant table의 자료형은 vector입니다.
table의 각 원소는 multimap입니다.
multimap의 key는 1의 개수이고, value는 implicant입니다.

//ImpTable.h Line 13~18
/**	the type of table
* vector
* multimap<int, Minterm*>*: vector 확장 시 multimap을 재생성하므로 dynamic allocation해야 함.
* Minterm*: 생성 편의를 위해 dynamic allocation해야 함.
*/
vector<multimap<int, Minterm*>*> table;

2.4. Combining variables (Step 2~3)

Step 2~3는 int ImpTable::combine(int a) 함수가 공통적으로 담당합니다. a는 implicant table의 column 번호입니다. int ImpTable::combine(int a) 함수는 combining에 성공하면 1을, 아무것도 combining하지 못하면 0을 return합니다.

//main.cpp Line 34~38
//Step 2~3
for (int i = 0; combined == 1; i++) {
    combined = imp_table->combine(i);
}
pi = imp_table->getPI();

따라서 위 코드와 같이 함수의 return 값이 0이 될 때까지 for문을 돌려 주면 PI를 구할 수 있습니다.

Minterm의 멤버 변수 marked의 초기 값은 0입니다.
v 표시를 하는 경우 Minterm의 멤버 변수 marked를 1로 설정합니다.
모든 combining 과정을 마친 후에도 marked가 0인 Minterm이 stared(*) minterm입니다.

2.5. Construct a PI table (Step 4)

PI table은 PITable class에서 담당합니다.

PI table은 2차원 vector로 만듭니다. vector<vector<int>>로 선언할 것이며, 위의 이미지에서 흰색 칸만 만들었습니다.

//PITable.cpp Line 3~12
PITable::PITable(vector<string> inpPI, vector<string> inpTM) {
/**
* Row: PIs
* Column: true minterms
* 
* -1: deleted
* 0: blank
* 1: PI covers the minterm
* 2: only 1 in the column
*/

vector는 선언하면 0으로 초기화됩니다.

//PITable.cpp Line 129~137
int piCoverTm(string inpPI, string inpTM, int length) {
	for (int i = 0; i < length; i++) {
		if (inpPI[i] != '-' && inpPI[i] != inpTM[i]) {
			return 0;
		}
	}

	return 1;
}

PI가 minterm을 cover하는 곳에 1을 넣습니다.

2.6. Identify essential PIs (Step 5~6)

Step 5~6는 int PITable::identifyEPI() 함수가 담당합니다.

1이 1개밖에 없는 열을 찾습니다. 예제에서는 True Minterms가 1010인 열입니다.
그 열의 1을 2로 바꿉니다(빨간 동그라미를 쳤다는 뜻). 그리고 그 1을 기준으로 세로줄과 가로줄을 긋습니다. 세로줄은 모두 -1로 바꾸고, 가로줄은 1만 -1로 바꿉니다.
예제에서는 가로줄이 -0-0에 닿았습니다. -0-0가 epi에 없는지 확인하고 없다면 push합니다.
1이 1개밖에 없는 열을 찾을 때마다 complete이라는 변수를 1 증가시킵니다.

가로줄의 1을 -1로 바꿀 때 그 -1이 있는 열을 -1로 바꿉니다(단, 2는 그대로 유지). 그때마다 complete을 1씩 증가시킵니다.

int PITable::identifyEPI() 함수는 tm.size() - complete을 return합니다.
모든 열이 지워진 상태라면 return 값은 0이 될 것입니다.
1이 남아 있는 열이 있다면 return 값은 0보다 클 것이며, Step 7을 진행해야 합니다.

2.7. Find minimum set of PIs(Petrick’s Method) (Step 7)

Petrick’s Method를 위한 PI table을 새로 만들어야 하는데, 이는 PetrickTable class에서 담당합니다.

구조는 PITable과 유사합니다. True Minterms는 -1만 있는 열이 있어도 무시하면 그만이기에 그냥 남겨 두었습니다. 다만, PI는 essential PI가 포함되면 식 도출할 때 오류가 발생할 수 있기에 삭제해 주었습니다.
이제 여기서 식을 어떻게 도출할 것이냐가 문제입니다. 일단 식은 $P=(P_2+P_3)(P_3+P_4)(P_0+P_1)(P_1+P_4)$로 잘 나옵니다.
다만, 이것을 전개하기가 어려우므로 $P_0$부터 $P_4$까지를 int형 p[0]부터 p[4]로 동적 할당했습니다.

전체 식: vector<set<int*>>
각 괄호: set<int*>
괄호 안의 각 항: int*

p[0]부터 p[4]까지를 0 또는 1을 넣어 보면서 전체 식 결과가 1이 되는 조합을 찾습니다. 중복순열 알고리즘을 차용했습니다.
괄호 안에서는 여러 항 중 하나만 1이어도 그 괄호 전체가 1이 되므로 set 안에서 int 값이 1인 것이 있는지 찾아보면 됩니다.
전체 식은 괄호의 곱으로 연결되어 있어서 각 괄호가 모두 1이어야 전체 식의 결과도 1이 됩니다. 그러므로 모든 set 안에 int 값이 1인 것이 있는지 찾아봐야 합니다.
그렇게 전체 식이 1인 것을 찾으면 그 p 조합이 바로 minimum set of PIs의 후보가 됩니다.

minimum set of PIs의 후보 중에서는 PI 개수가 가장 적은 항을 택합니다.
만약 PI 개수가 가장 적은 항이 여러 개라면(PetrickTable.cpp Line 179~190 else문) 트랜지스터 개수를 비교하여 가장 저렴한 것을 택합니다(PetrickTable.cpp Line 195~231 int PetrickTable::cost(int* pterms) 함수).

2.8. Cost (# of transistors)

-0-0
110-
0--1

essential PI가 위와 같이 나왔다면 $f(A, B, C, D)=\bar{B}\bar{D}+AB\bar{C}+\bar{A}D$입니다. 언뜻 보면 AND, OR, NOT으로 구현하면 될 것 같지만 실제로는 NAND Gate를 이용하는 것이 더 저렴하기 때문에 bubble pushing을 합니다.

따라서 AND와 OR이 모두 NAND로 바뀐다고 생각하시면 됩니다.

N-input NAND Gate의 트랜지스터 개수: 2N개
NOT Gate의 트랜지스터 개수: 2개

3. 글 마무리

제 프로그램을 사용해 주셔서 감사합니다. 다음에 만나요!

4. 참고 자료

1) novs. 2022. “[C++] STL map vs multimap (feat. multimap equal_range)”, nov.Zip. (2025. 11. 28. 방문). https://novlog.tistory.com/entry/C-STL-map-vs-multimap-feat-multimap-equalrange
2) Jihan. 2023. “C++로 Quine-McCluskey 구현하기”, bbbjihan.log. (2025. 11. 28. 방문). https://velog.io/@bbbjihan/C로-Quine-McCluskey-구현하기
3) SCRIPTS BY. 2023. “vector VS list 뭘 써야 하지?”, SCRIPTS BY. (2025. 11. 28. 방문). https://nx006.tistory.com/20
4) BlockDMask. 2017. “[C++] multimap container 정리 및 사용법”, 가면 뒤의 기록. (2025. 11. 28. 방문). https://blockdmask.tistory.com/88
5) horang. n. d. “C++ std::string::erase 정리”, Code by horang. (2025. 11. 18. 방문). https://hoho325.tistory.com/317
6) BLASTIC. 2012. “[Quine-McCluskey Method] Petrick’s Method”, BLASTIC. (2025. 11. 18. 방문). https://blastic.tistory.com/204
7) 젠니. 2023. “[논리회로설계] Petrick’s Method”, Jenvelop log. (2025. 11. 18. 방문). https://velog.io/@tmdtmdqorekf/논리회로설계-Patricks-Method
8) 공부하는 식빵맘. 2020. “(C++) 중복 순열(Repeated Permutation) 구현하기”, 평생 공부 블로그 : Today I Learned. (2025. 11. 18. 방문). https://ansohxxn.github.io/algorithm/repeated-permutation/#google_vignette
9) Song 전자공학. 2025. “CMOS Logic Gates: CMOS 논리 게이트”, Song 전자공학. (2025. 11. 18. 방문). https://blog.naver.com/songsite123/223712874895
10) spring. 2020. “[c++] std::vector”, springkim.log. (2025. 11. 18. 방문). https://velog.io/@springkim/c-stdvector

[모닝PPT 2.0]아침에 일어나기 힘들다면 PPT로 잠을 깨 보자!

Mon, 03 Nov 2025 00:00:00 +0000

아침에 일어나기 힘드신가요? 알람을 맞춰 놓아도 끄고 다시 주무시나요?
모닝PPT와 알라미를 함께 사용한다면 좀 더 잘 일어날 수 있습니다.
참고) 모닝PPT는 수성컴 본인이 만들었으며, 알라미는 제가 아닌 Delightroom이 제작한 앱입니다.

1. 모닝PPT 내려받기

모닝PPT는 파워포인트게임마을에서 배포합니다. 비회원도 내려받을 수 있게 해 놓았으니 https://cafe.naver.com/gameppt/165632로 접속하셔서 모닝PPT를 내려받으시길 바랍니다.

2. 알라미 설치

휴대전화에 알라미를 설치합니다.

안드로이드 Google Play Store: https://play.google.com/store/apps/details?id=droom.sleepIfUCan&pcampaignid=web_share
iOS 앱스토어: https://apps.apple.com/kr/app/알라미-알람-시계-수면-분석-루틴-습관/id1163786766

이 글은 안드로이드를 기준으로 작성되었습니다.

3. 알라미 QR 미션 알람 설정

3.1. 알라미를 실행하고 오른쪽 아래 +를 터치합니다.
3.2. 알람을 터치합니다.

3.3. 알람 이름을 설정합니다. 저는 대충 요일 이름으로 설정했습니다.
3.4. 알람 시간을 정합니다.
3.5. 요일을 선택합니다. 이때 <주일, 화, 목, 토>와 <월, 수, 금>을 구분하여 따로 만들어야 합니다! 일단 저는 월, 수, 금을 먼저 설정해 보겠습니다.
3.6. 기상 미션의 +를 터치합니다.

3.7. QR/바코드를 선택합니다.
3.8. + 추가를 터치합니다.

3.9. 요일에 맞는 QR 코드를 스캔합니다. 요일별로 다르니 주의하여 등록하세요.

3.10. QR 코드 이름을 등록합니다.
3.11. 등록한 QR 코드가 선택되었는지 확인하고 완료를 터치합니다.

3.12. 이어서 알람 소리, 부드럽게 깨우기 여부(기본값은 켜져 있는데 저는 껐습니다.) 등을 설정합니다.

3.13. 주일, 화, 목, 토도 똑같이 설정합니다. 저는 토요일은 일찍 일어날 필요가 없어서 뺐습니다.

4. 기상 시 알람 끄는 방법

4.1. 알라미 앱에서 자명종이 울립니다.
4.2. PC를 부팅합니다.

4.3. 모닝PPT를 실행합니다.
4.4. 작업 표시줄의 주일~토 중 그날의 요일을 선택합니다.
4.5. 화면에 뜨는 QR 코드를 알라미 앱으로 촬영합니다.
4.6. 인식에 성공하면 인식시켰어요를 클릭하고, 실패하면 요일을 재선택합니다.
4.7. 좋은 하루를 보냅니다.

5. 절정3에 모닝PPT 설치하기

절정3을 사용하시는 분이라면 절정3에 모닝PPT를 설치할 수도 있습니다.

5.1. 절정3을 설치할 때 external 폴더가 있었을 것입니다. external 폴더 안에 모닝PPT.pptx를 넣습니다.

5.2. 모닝PPT.pptx를 실행하고 편집 사용을 클릭합니다.

5.3. 1슬라이드 왼쪽을 잘 보면 절정 메뉴에 넣을 모닝PPT 단추와 작업 표시줄에 넣을 모닝PPT 단추가 있습니다.

5.4. 절정 메뉴에 넣을 모닝PPT 단추를 복사한 후 절정3을 실행하여 절정3의 절정 메뉴에 붙여넣습니다.

5.5. 작업 표시줄은 원하시는 분만 하셔도 됩니다. 작업 표시줄에 넣을 모닝PPT 단추 복사한 것을 절정3의 슬라이드 마스터로 들어가서 작업 표시줄에 붙여넣습니다.

제 PPT를 사용해 주셔서 감사합니다.

다음에 만나요!

필자(수성컴)의 노트북은 갤럭시 북 Flex2입니다.(Windows 11)

필자(수성컴)의 휴대전화는 갤럭시 S25+입니다.

[Verilog]Multiplexer(Mux)

Sat, 01 Nov 2025 00:00:00 +0000

디지털논리회로에서 여러 신호 중 하나를 선택할 때 Multiplexer(Mux)를 사용합니다. 오늘은 4-to-1 Mux를 structural design과 if문, case문으로 구현해 보겠습니다.

IDE: Intel Quartus 18.1
Device: Cyclone V 5CSXFC6D6F31C6(밑에서 6번째)
Simulation: ModelSim-Altera, Verilog HDL
Project Name & the name of Top-level: mx4

1. Structural Design

1.1. mx2.v

mx2.v에서는 2-to-1 Mux를 만듭니다.
Karnaugh Map을 그려 보면 2-to-1 Mux의 boolean eqation은 $Y=D_0\bar{S}+D_1S$임을 알 수 있습니다.

그러나 AND, OR Gate보다 NAND Gate가 더 저렴하므로 forward로 bubble pushing을 하겠습니다.

module mx2(y, s, d0, d1);
	input s;	//select signal
	input d0, d1;	//data
	output y;
	wire w0, w1, sb;
	
	not(sb, s);
	nand(w0, d0, sb);
	nand(w1, d1, s);
	nand(y, w0, w1);
endmodule

1.2. mx4.v

module mx4(y, s, d0, d1, d2, d3);
	input [1:0] s;	//select signal
	input d0, d1, d2, d3;	//data
	output y;
	
	//instance MAB: Bth mux whose select signal is s[A]
	mx2 M00(w00, s[0], d0, d1);
	mx2 M01(w01, s[0], d2, d3);
	mx2 M10(y, s[1], w00, w01);
endmodule

[Line 2]
input [1:0] s;
N-to-1 Mux의 s의 비트 길이는 $\log_2 N$입니다. 우리는 지금 4-to-1 Mux를 만들려고 하므로 s의 길이는 $\log_2 4=2$입니다.

[Line 6~9 instance 이름 규칙]
MAB는 select signal이 s[A]인 B번째 Mux입니다.

[Line 7]
mx2 M00(w00, s[0], d0, d1);
s[0]==0이면 d0을,
s[0]==1이면 d1을 출력합니다.

[Line 8]
mx2 M01(w01, s[0], d2, d3);
s[0]==0이면 d2을,
s[0]==1이면 d3을 출력합니다.

[Line 9]
mx2 M10(y, s[1], w00, w01);
s[1]==0이면 w00을,
s[1]==1이면 w01을 출력합니다.

1.3. tb_mx4.v

`timescale 1ns/100ps
 
module tb_mx4();
	reg clk, reset;
	reg [1:0] s;
	reg d0, d1, d2, d3, y_expected;
	wire y;
	reg [31:0] vectornum, errors;	//bookkeeping variables
	reg [31:0] testvectors[10000:0];	//array of testvectors
	
	//instantiate device under test
	mx4 dut(y, s, d0, d1, d2, d3);
	
	//generate clock
	always
		begin
			clk=1; #5; clk=0; #5;
		end
	
	//at start of test, load vectors and pulse reset
	initial
		begin
			$readmemb("./tv_mx4.tv", testvectors);	//Put testvector file at simulation\modelsim
			vectornum=0; errors=0;
			reset=1; #27; reset=0;
		end
		
	//apply test vectors on rising edge of clk
	always @(posedge clk)
		begin
			#1; {s, d0, d1, d2, d3, y_expected}=testvectors[vectornum];
		end
		
	//check results on falling edge of clk
	always @(negedge clk)
		if(~reset) begin //skip during reset==1
			if(y!==y_expected) begin
				$display("Error: inputs=%b", {s, d0, d1, d2, d3});
				$display("	outputs=%b (%b expected)", y, y_expected);
				errors=errors+1;
			end
			
	//increment array index and read next testvector
			vectornum=vectornum+1;
			if(testvectors[vectornum]===32'bx) begin
				$display("%d tests completed with %d errors.", vectornum, errors);
				$finish;
			end
		end
endmodule

1.4. simulation\modelsim\tv_tv_mx4.v

00_0000_0
01_0000_0
10_0000_0
11_0000_0
00_0001_0
01_0001_0
10_0001_0
11_0001_1
00_0010_0
01_0010_0
10_0010_1
11_0010_0
00_0011_0
01_0011_0
10_0011_1
11_0011_1
00_0100_0
01_0100_1
10_0100_0
11_0100_0
00_0101_0
01_0101_1
10_0101_0
11_0101_1
00_0110_0
01_0110_1
10_0110_1
11_0110_0
00_0111_0
01_0111_1
10_0111_1
11_0111_1
00_1000_1
01_1000_0
10_1000_0
11_1000_0
00_1001_1
01_1001_0
10_1001_0
11_1001_1
00_1010_1
01_1010_0
10_1010_1
11_1010_0
00_1011_1
01_1011_0
10_1011_1
11_1011_1
00_1100_1
01_1100_1
10_1100_0
11_1100_0
00_1101_1
01_1101_1
10_1101_0
11_1101_1
00_1110_1
01_1110_1
10_1110_1
11_1110_0
00_1111_1
01_1111_1
10_1111_1
11_1111_1

각 줄이 <s>_<d0><d1><d2><d3>_<y_expected>입니다.
<s>는 2-bit입니다.
예) 10_1101_0은 s=10, d=1101, y=0입니다.

1.5. RTL View

의도한 대로 mx2가 instantiation되었습니다.

mx2를 확대해 보면 이렇게 되어 있습니다.

1.6. RTL Simulation

vectornum과 errors는 10진수(Decimal)로 표시하도록 설정했습니다.

1.7. Flow Summary

Logic utiliazation은 2, Total registers는 0, Total pins는 7이 나옵니다.

2. if문을 사용하는 방법

2.1. mx4.v

module mx4(y, s, d0, d1, d2, d3);
	input [1:0] s;	//select signal
	input d0, d1, d2, d3;	//data
	output reg y;
	
	always @ (*)
	begin
		if(s==2'b00)	y=d0;
		else if(s==2'b01)	y=d1;
		else if(s==2'b10)	y=d2;
		else if(s==2'b11)	y=d3;
		else y=1'bx;
	end
endmodule

[Line 4]
output reg y;
Combinational circuit이지만 always문을 사용하기 위해 y를 output reg로 선언합니다.

[Line 6]
always @ (*)
어떤 변수든 변화가 있으면 begin과 end 사이의 내용을 반복한다는 뜻입니다.

[Line 8]
if(s==2’b00) y=d0;
s==2’b00이면 y=d0;을 수행합니다.

[Line 9~11]
else if(s==2’bs값) y=데이터;
s가 01, 10, 11 중 무엇이냐에 따라 y에 d1, d2, d3을 대입합니다.

[Line 12]
else y=1’bx;
s가 00, 01, 10, 11 모두 아닐 때는 y=1’bx;를 수행합니다.

2.2. tb_mx4.v & simulation\modelsim\tv_tv_mx4.v

testbench와 testvector는 Structural Design에서 사용한 것과 동일합니다.

1.3. tb_mx4.v
1.4. simulation\modelsim\tv_tv_mx4.v

2.3. RTL View

if문을 회로로 구현해 놓은 듯 보입니다.
2-to-1 Mux가 3개, Equal이 3개 있습니다.
각 Equal의 output은 2-to-1 Mux의 select signal로 들어갑니다.

2.4. RTL Simulation

Structural Design과 똑같습니다.
vectornum과 errors는 10진수(Decimal)로 표시하도록 설정했습니다.

2.5. Flow Summary

Logic utiliazation은 2, Total registers는 0, Total pins는 7이 나옵니다. Structural Design과 똑같네요.

3. case문을 사용하는 방법

3.1. mx4.v

module mx4(y, s, d0, d1, d2, d3);
	input [1:0] s;	//select signal
	input d0, d1, d2, d3;	//data
	output reg y;
	
	always @ (*)
	begin
		case(s)
			2'b00: y=d0;
			2'b01: y=d1;
			2'b10: y=d2;
			2'b11: y=d3;
			default: y=1'bx;
		endcase
	end
endmodule

[Line 4]
output reg y; if문을 사용할 때와 마찬가지로 case문도 always문 안에서 작동합니다. always문을 사용하기 위해 y를 output reg로 선언합니다.

[Line 6]
always @ (*)
어떤 변수든 변화가 있으면 begin과 end 사이의 내용을 반복한다는 뜻입니다.

[Line 8]
case(s)
s 값에 따라 case문이 작동하게 됩니다.

[Line 9~12]
2’bs값: y=데이터;
s가 00, 01, 10, 11 중 무엇이냐에 따라 y에 d1, d2, d3을 대입합니다.

[Line 13]
default: y=1’bx;
s가 00, 01, 10, 11 모두 아닐 때는 y=1’bx;를 수행합니다.

[Line 14]
endcase
case문을 닫습니다.

3.2. tb_mx4.v & simulation\modelsim\tv_tv_mx4.v

testbench와 testvector는 Structural Design에서 사용한 것과 동일합니다.

1.3. tb_mx4.v
1.4. simulation\modelsim\tv_tv_mx4.v

3.3. RTL View

case문을 사용하니 RTL View가 Mux 기호로 구현되었습니다. RTL View는 case문이 제일 간결한 것 같네요.

3.4. RTL Simulation

Structural Design과 똑같습니다.
vectornum과 errors는 10진수(Decimal)로 표시하도록 설정했습니다.

3.5. Flow Summary

Logic utiliazation은 2, Total registers는 0, Total pins는 7이 나옵니다. 이것도 Structural Design과 똑같네요.

4. 글 마무리

Mux를 구현할 때는 case문이 가장 좋아 보이네요.
제 글을 읽어 주셔서 감사합니다. 다음에 만나요!

5. 참고 문헌

1) David Money Harris, Sarah L. Harris. 2013. Digital Design and Computer Architecture. 2nd Edition. Elsevier Korea L.L.C.

필자(수성컴)의 노트북은 갤럭시 북 Flex2입니다.(Windows 11)

[Verilog]D Flip-Flop, Register

Sat, 18 Oct 2025 00:00:00 +0000

오늘은 Verilog로 기억 소자인 D Flip-Flop과 Register를 만들어 보겠습니다.

IDE: Intel Quartus 18.1
Device: Cyclone V 5CSXFC6D6F31C6(밑에서 6번째)
Simulation: ModelSim-Altera, Verilog HDL

1. D Flip-Flop

clk와 reset_n이 있는 Asynchronous D Flip-Flop을 만들어 보겠습니다.
clk는 클럭입니다. clk가 0에서 1로 올라갈 때(rising edge, posedge) q=d가 됩니다.
reset_n은 active low로 작동합니다. 즉, reset_n==0이면 d의 값에 상관없이 즉시 q=0이 됩니다.
cf) Synchronous D Flip-Flop: reset_==0이 된 후 다음 clk의 rising edge에 q=0이 됨.

Project Name & the name of Top-level: _dff_r

1.1. _dff_r.v

module _dff_r(clk, reset_n, d, q);
	input clk, reset_n, d;
	output reg q;
	
	always @ (posedge clk or negedge reset_n)
	begin
		if(reset_n==0)	q<=0;
		else	q<=d;
	end
endmodule

[Line 5]
always @ (posedge clk or negedge reset_n)
clk가 0→1 상승하거나 reset_n이 1→0 하강할 때 begin과 end 사이의 내용을 반복합니다.
cf) Synchronous D Flip-Flop: always @ (posedge clk)

[Line 7]
if(reset_n==0) q<=0;
reset_n==0이면 즉시 q<=0;을 수행합니다.

<=는 non-blocking assignment입니다.

[Line 8]
else q<=d;
reset_n!=0이면(즉, reset_n==1이면) q<=d;를 수행합니다.

1.2. tb_dff_r.v

testvector를 사용하겠습니다.

`timescale 1ns/100ps
 
module tb_dff_r();
	reg clk, reset;
	reg reset_n, d, q_expected;
	wire q;
	reg [31:0] vectornum, errors;	//bookkeeping variables
	reg [31:0] testvectors[10000:0];	//array of testvectors
	
	//instantiate device under test
	_dff_r dut(clk, reset_n, d, q);
	
	//generate clock
	always
		begin
			clk=1; #5; clk=0; #5;
		end
	
	//at start of test, load vectors and pulse reset
	initial
		begin
			$readmemb("./tv_dff_r.tv", testvectors);	//Put testvector file at simulation\modelsim
			vectornum=0; errors=0;
			reset=1; #27; reset=0;
		end
		
	//apply test vectors on rising edge of clk
	always @(posedge clk)
		begin
			#2; {reset_n, d, q_expected}=testvectors[vectornum];
		end
		
	//check results on falling edge of clk
	always @(negedge clk)
		if(~reset) begin //skip during reset==1
			#6;
			if(q!==q_expected) begin
				$display("Error: inputs=%b", {reset_n, d});
				$display("	outputs=%b (%b expected)", q, q_expected);
				errors=errors+1;
			end
			
	//increment array index and read next testvector
			vectornum=vectornum+1;
			if(testvectors[vectornum]===32'bx) begin
				$display("%d tests completed with %d errors.", vectornum, errors);
				$finish;
			end
		end
endmodule

[Line 1~2]
clk는 testbench와 D Flip-Flop에서 공용으로 사용하겠습니다.
reset은 testbench에서 단독으로 사용하겠습니다.
reset_n은 D Flip-Flop에서 단독으로 사용하겠습니다.

[Line 30]
#2; {reset_n, d, q_expected}=testvectors[vectornum];
#2;를 쓰지 않으면 D Flip-Flop이 다음 클럭에 작동하므로 #2;를 써서 지연 시간을 줄였습니다. #1이 아니고 하필 #2;인 이유는 36행에서 negedge clk에 #6;이 붙는 것이 겹치지 않게 하기 위해서입니다.

[Line 36]
#6;
clk의 rising edge(posedge)가 일어난 후 값을 측정하도록 합니다.

Testbench를 작성했으면 Simulation 설정에서 추가해 주어야 합니다. 여기서는 설명하지 않겠습니다. Testbench를 Intel Quartus에서 추가하는 방법을 모르신다면 Intel Quartus에서 Verilog testbench 사용하기 2번 문단을 참고하시길 바랍니다.

1.3. simulation\modelsim\tv_dff_r.tv

00_0
01_0
00_0
01_0
10_0
11_1
10_0
11_1
00_0
01_0
00_0
01_0
10_0
11_1
10_0
11_1

각 줄이 <reset_n><d>_<q_expected>입니다.
예) 10_0은 reset_n=1, d=0, q_expected=0을 의미합니다.

1.4. RTL View

D Flip-Flop이 그려져 있고, D에 d가, CLK에 clk가, Q에 q가 연결되어 있으며, CLRN에 reset_n이 invert되어 들어가는 것으로 되어 있습니다.

1.5. RTL Simulation

vectornum과 errors는 10진수(Decimal)로 표시하도록 설정했습니다. q 값의 변화는 clk의 rising edge(posedge)에만 일어나는 것을 보실 수 있습니다.

2. Register(D Flip-Flop을 instantiation하여 구현)

Register는 D Flip-Flop을 연결하여 만듭니다. 앞서 D Flip-Flop을 구현했으므로 그것을 instantiation하여 32-bit register를 구현해 보겠습니다.

Project Name & the name of Top-level: _register32_dff
Add files: _dff_r.v(1.1절 파일 활용)

2.1. _register8_dff.v

한 번에 D Flip-Flop 32개를 instantiation하는 것은 번거로우므로 8-bit register를 먼저 만들겠습니다.

module _register8(clk, reset_n, d, q);
	input clk, reset_n;
	input [7:0] d;
	output [7:0] q;
	
	_dff_r U0_dff_r(clk, reset_n, d[0], q[0]);
	_dff_r U1_dff_r(clk, reset_n, d[1], q[1]);
	_dff_r U2_dff_r(clk, reset_n, d[2], q[2]);
	_dff_r U3_dff_r(clk, reset_n, d[3], q[3]);
	_dff_r U4_dff_r(clk, reset_n, d[4], q[4]);
	_dff_r U5_dff_r(clk, reset_n, d[5], q[5]);
	_dff_r U6_dff_r(clk, reset_n, d[6], q[6]);
	_dff_r U7_dff_r(clk, reset_n, d[7], q[7]);
endmodule

2.2. _register32_dff.v

8-bit register 4개를 연결하여 32-bit register를 만듭니다.

module _register32_dff(clk, reset_n, d, q);
	input clk, reset_n;
	input [31:0] d;
	output [31:0] q;
	
	_register8 U0_register8(clk, reset_n, d[7:0], q[7:0]);
	_register8 U1_register8(clk, reset_n, d[15:8], q[15:8]);
	_register8 U2_register8(clk, reset_n, d[23:16], q[23:16]);
	_register8 U3_register8(clk, reset_n, d[31:24], q[31:24]);
endmodule

2.3. tb_register32_dff.v

`timescale 1ns/100ps
 
module tb_register32_dff();
	reg clk, reset;
	reg reset_n;
	reg [31:0] d, q_expected;
	wire [31:0] q;
	reg [127:0] vectornum, errors;	//bookkeeping variables
	reg [127:0] testvectors[10000:0];	//array of testvectors
	
	//instantiate device under test
	_register32_dff dut(clk, reset_n, d, q);
	
	//generate clock
	always
		begin
			clk=1; #5; clk=0; #5;
		end
	
	//at start of test, load vectors and pulse reset
	initial
		begin
			$readmemh("./tv_register32.tv", testvectors);	//Put testvector file at simulation\modelsim
			vectornum=0; errors=0;
			reset=1; #27; reset=0;
		end
		
	//apply test vectors on rising edge of clk
	always @(posedge clk)
		begin
			#2; {reset_n, d, q_expected}=testvectors[vectornum];
		end
		
	//check results on falling edge of clk
	always @(negedge clk)
		if(~reset) begin //skip during reset==1
			#6;
			if(q!==q_expected) begin
				$display("Error: inputs=%b", {reset_n, d});
				$display("	outputs=%b (%b expected)", q, q_expected);
				errors=errors+1;
			end
			
	//increment array index and read next testvector
			vectornum=vectornum+1;
			if(testvectors[vectornum]===128'bx) begin
				$display("%d tests completed with %d errors.", vectornum, errors);
				$finish;
			end
		end
endmodule

[Line 23]
$readmemh(“./tv_register32.tv”, testvectors);
1.2절 tb_dff_r.v에서는 $readmemb를 썼지만, 여기 tb_register32_dff.v에서는 $readmemh를 씁니다.
$readmemb는 파일을 2진수로 읽어서 배열에 저장하고, $readmemh는 파일을 16진수로 읽어서 배열에 저장합니다.
testvector를 작성할 때 32bit를 2진수로 쓰면 너무 길기 때문에 16진수로 했습니다. 참고로 16진수 1자리는 2진수로 변환하면 4자리가 됩니다.

2.4. simulation\modelsim\tv_register32.tv

000000000_00000000
000000001_00000000
000000020_00000000
00000a003_00000000
100000000_00000000
100000001_00000001
100000020_00000020
10000a003_0000a003
000000000_00000000
000000001_00000000
000000020_00000000
00000a003_00000000
100000000_00000000
100000001_00000001
100000020_00000020
10000a003_0000a003

각 줄이 <reset_n><d>_<q_expected>입니다.
d와 q_expected는 16진수로 8자리씩 됩니다.
예) 10000a003_0000a003은 reset_n=1, d=0000a003, q=0000a003입니다.

2.5. RTL View

d가 _register8 4개로 나뉘어 들어갑니다.

_register8을 확대해 보면 이렇게 생겼습니다.

2.6. RTL Simulation

d와 q_expected와 q는 16진수(Hexadecimal)로, vectornum과 errors는 10진수(Decimal)로 표시하도록 설정했습니다.
D Flip-Flop과 마찬가지로 q 값의 변화는 clk의 rising edge(posedge)에만 일어나는 것을 보실 수 있습니다.

2.7. Flow Summary

Logic utiliazation은 9, Total registers는 32, Total pins는 66이 나오네요.

3. Register(reg 변수를 사용하여 구현)

이번에는 그냥 32-bit reg 변수를 선언하여 Register를 구현해 보겠습니다. 물론 그렇다고 해서 그냥 “reg 변수 선언, 끝!”은 아니고 input과 output, always문 등을 사용하도록 하겠습니다.

Project Name & the name of Top-level: _register32_reg

3.1. _register32_reg.v

module _register32_reg(clk, reset_n, d, q);
	input clk, reset_n;
	input [31:0] d;
	output reg [31:0] q;
	
	always @ (posedge clk or negedge reset_n)
	begin
		if(reset_n==0)	q<=0;
		else	q<=d;
	end
endmodule

[Line 3~4]
d와 q를 각각 [31:0]으로 선언합니다.

[Line 6]
always @ (posedge clk or negedge reset_n)
clk가 0→1 상승하거나 reset_n이 1→0 하강할 때 begin과 end 사이의 내용을 반복합니다.

[Line 8]
if(reset_n==0) q<=0;
reset_n==0이면 즉시 q<=0;을 수행합니다.

[Line 9]
else q<=d;
reset_n!=0이면(즉, reset_n==1이면) q<=d;를 수행합니다.

3.2. tb_register32_reg.v

`timescale 1ns/100ps
 
module tb_register32_reg();
	reg clk, reset;
	reg reset_n;
	reg [31:0] d, q_expected;
	wire [31:0] q;
	reg [127:0] vectornum, errors;	//bookkeeping variables
	reg [127:0] testvectors[10000:0];	//array of testvectors
	
	//instantiate device under test
	_register32_reg dut(clk, reset_n, d, q);
	
	//generate clock
	always
		begin
			clk=1; #5; clk=0; #5;
		end
	
	//at start of test, load vectors and pulse reset
	initial
		begin
			$readmemh("./tv_register32.tv", testvectors);	//Put testvector file at simulation\modelsim
			vectornum=0; errors=0;
			reset=1; #27; reset=0;
		end
		
	//apply test vectors on rising edge of clk
	always @(posedge clk)
		begin
			#2; {reset_n, d, q_expected}=testvectors[vectornum];
		end
		
	//check results on falling edge of clk
	always @(negedge clk)
		if(~reset) begin //skip during reset==1
			#6;
			if(q!==q_expected) begin
				$display("Error: inputs=%b", {reset_n, d});
				$display("	outputs=%b (%b expected)", q, q_expected);
				errors=errors+1;
			end
			
	//increment array index and read next testvector
			vectornum=vectornum+1;
			if(testvectors[vectornum]===128'bx) begin
				$display("%d tests completed with %d errors.", vectornum, errors);
				$finish;
			end
		end
endmodule

3.3. simulation\modelsim\tv_register32.tv

2.4절과 똑같이 했습니다. 스크롤 올리기 귀찮으신 분들을 위해 한 번 더 써 드리겠습니다.

000000000_00000000
000000001_00000000
000000020_00000000
00000a003_00000000
100000000_00000000
100000001_00000001
100000020_00000020
10000a003_0000a003
000000000_00000000
000000001_00000000
000000020_00000000
00000a003_00000000
100000000_00000000
100000001_00000001
100000020_00000020
10000a003_0000a003

3.4. RTL View

register가 사각형 하나에 그려져 있고, D에 d[31..0]이, CLK에 clk가, Q에 q[31..0]이 연결되어 있으며, CLRN에 reset_n이 invert되어 들어가는 것으로 되어 있습니다.

3.5. RTL Simulation

d와 q_expected와 q는 16진수(Hexadecimal)로, vectornum과 errors는 10진수(Decimal)로 표시하도록 설정했습니다.
q 값의 변화는 clk의 rising edge(posedge)에만 일어나는 것을 보실 수 있습니다.

3.6. Flow Summary

D Flip-Flop을 instantiation했을 때와 마찬가지로 Logic utiliazation은 9, Total registers는 32, Total pins는 66이 나옵니다.

4. 글 마무리

제 글을 읽어 주셔서 감사합니다. 다음에 만나요!

5. 참고 자료

1) David Money Harris, Sarah L. Harris. 2013. Digital Design and Computer Architecture. 2nd Edition. Elsevier Korea L.L.C.
2) @SEMICIRCUIT. 2025. “[Verilog] “=”(blocking)과 “<=”(non-blocking) 할당의 차이”, SEMICIRCUIT. (2025. 10. 18. 방문). https://semicircuit.tistory.com/199

필자(수성컴)의 노트북은 갤럭시 북 Flex2입니다.(Windows 11)

[WinFsp]Windows 파일 탐색기에 SFTP 네트워크 드라이브 연결

Sat, 11 Oct 2025 00:00:00 +0000

Windows의 파일 탐색기는 원래 SFTP 연결이 안 됩니다. 그래서 FileZilla를 쓰고 있었는데요, 파일을 편집할 때 업로드 버튼을 눌러야 하는 것이 불편하더라고요. 그냥 파일 탐색기에 네트워크 드라이브로 연결해서 USB 파일 수정하듯이 수정하는 것이 훨씬 편할 것 같았습니다. WinFsp와 SSHFS-Win를 설치하면 Windows의 파일 탐색기에서 SFTP 연결이 가능해집니다. WinFsp는 커널 프로그래밍 지식 없이도 Windows에서 유저 모드 파일 시스템을 만들 수 있게 해주는 오픈소스라고 합니다. SSHFS-Win은 WinFsp의 확장 같은 것으로써 SFTP 연결을 할 수 있게 해 줍니다.

1. https://winfsp.dev에서 설치 파일 내려받기

1.1. https://winfsp.dev로 접속합니다.
1.2. Download를 클릭합니다.

1.3. Download WinFsp Installer를 클릭하여 WinFsp 설치 프로그램을 내려받습니다.
1.4. 요즘은 대부분 64-bit 컴퓨터를 쓰실 테니 SSHFS-Win (x64)를 클릭하여 SSHFS-Win 설치 프로그램을 내려받습니다. 혹시 32-bit 컴퓨터를 쓰신다면 SSHFS-Win (x86)을 클릭하세요.

2. WinFsp 설치

2.1. WinFsp 설치 프로그램을 실행합니다.
2.2. Next를 클릭합니다.

2.3. Next를 클릭합니다.

2.4. Install을 클릭합니다.

2.5. Finish를 클릭합니다.

3. SSHFS-Win 설치

3.1. SSHFS-Win 설치 프로그램을 실행합니다.
3.2. Next를 클릭합니다.

3.3. Next를 클릭합니다.

3.4. Install을 클릭합니다.

3.5. Finish를 클릭합니다.

4. 파일 탐색기에서 SFTP 네트워크 드라이브 연결

4.1. ···를 클릭합니다.
4.2. 네트워크 드라이브 연결을 클릭합니다.

4.3. 원하는 드라이브 문자를 선택합니다.(보통 Z:를 많이 쓰지만 저는 이미 Z:가 SMB에 연결되어 있어서 X:를 선택했습니다.)
4.4. 폴더에 \\sshfs\SFTP계정명@IP또는DDNS주소!포트번호를 입력합니다.
주의1) DDNS 사용 시 http://를 붙이지 않습니다(http://를 폴더 경로로 오해하기 때문).
주의2) 포트번호 앞에 :가 아닌 !를 붙입니다.
4.5. 마침을 클릭합니다.

4.6. 암호를 입력하고 기억에 체크한 뒤 확인을 클릭합니다.

4.7. 네트워크 드라이브가 추가되었습니다.

4.8. 이제 SFTP 서버의 파일을 로컬처럼 쉽게 추가/삭제/수정할 수 있습니다.

5. 네트워크 드라이브 이름 바꾸기

5.1. 네트워크 드라이브를 오른쪽 클릭하고 이름 바꾸기를 클릭합니다.

5.2. 원하는 이름으로 설정합니다.

6. 글 마무리

제 글을 읽어 주셔서 감사합니다. 다음에 만나요!

7. 참고 자료

1) Ratatou2. 2024. “윈도우 탐색기에 SFTP 연결하기(feat. NAS 바로가기 설정)”, nok-z. (2025. 10. 09. 방문). https://ratatou2.tistory.com/41
2) 제이스핀. 2022. “[Windows] 외부 ssh 서버 폴더 연결”, J.Spin. (2025. 10. 09. 방문). https://nuggy875.tistory.com/160
3) xguru. 2021. “WinFsp - Windows File System Proxy”, GeekNews. (2025. 10. 09. 방문). https://news.hada.io/topic?id=4871

필자(수성컴)의 노트북은 갤럭시 북 Flex2입니다.(Windows 11)

[DistroAV]OBS Studio에 NDI 소스 추가, NDI 송출 방법

Sat, 04 Oct 2025 00:00:00 +0000

영상 소스는 보통 HDMI로 전송한다고 생각하실 것입니다. 전문적으로 일하시는 분은 SDI를 쓰시기도 하겠죠. 그런데 혹시 IP 기반으로도 영상을 전송할 수 있다는 것을 알고 계셨나요? 바로 NDI라는 프로토콜을 사용하면 가능합니다. 오늘은 OBS Studio에 NDI 소스 추가하거나 반대로 NDI로 송출하는 방법을 알아보겠습니다.

※ OBS Studio는 이미 설치되어 있다고 가정하겠습니다. OBS Studio가 아직 설치되어 있지 않다면 https://obsproject.com에서 설치하세요.

1. DistroAV 설치

GitHub에는 DistroAV repository(https://github.com/DistroAV/DistroAV)가 있습니다. 다만 터미널에서 설치할 수 있으므로 GitHub로 들어가지 않고 그냥 아래 설명대로 설치하셔도 됩니다.

1.1. 시작을 오른쪽 클릭(Windows+X)합니다.
1.2. 터미널을 클릭합니다.

1.3. winget install --exact --id DistroAV.DistroAV 명령을 실행합니다. 설치가 완전히 끝날 때까지 기다린 후, 설치가 완료되면 터미널을 닫습니다.

2. 번외) NDI Camera 앱

이제 NDI 카메라를 켜면 되는데, 저는 카메라가 없어서 스마트폰 앱을 사용하겠습니다.
다른 카메라로 NDI 설정을 하신 분은 3번 문단으로 넘어가시기 바랍니다.

2.1. Google Play Store에서 NDI Camera를 설치합니다.
https://play.google.com/store/apps/details?id=com.specialprojects.stream

2.2. ▶를 터치합니다.

2.3. 허용합니다.

2.4. 허용합니다.

2.5. 이제 카메라 화면이 나옵니다.

3. 네트워크 구성

NDI 송출하는 소스 카메라(2번 문단의 예시는 스마트폰)와 그 소스를 받아들일 PC(OBS Studio)는 같은 네트워크에 있어야 합니다. 쉽게 말하면 같은 공유기에 연결되어 있어야 한다는 뜻입니다.

4. OBS Studio에 NDI 소스 추가

4.1. OBS Studio를 실행합니다.
4.2. 소스 목록의 +를 클릭합니다.

4.3. NDI® 소스를 클릭합니다.

4.4. 소스이름에서 NDI 소스를 선택하고 원하는 대로 설정한 다음 확인을 클릭합니다.

4.5. 휴대전화로 촬영되는 장면이 OBS Studio에 추가된 것을 보실 수 있습니다.

5. OBS Studio 화면을 NDI로 송출

4번 문단과 반대로 OBS Studio 화면을 NDI로 송출하여 다른 기기에서 볼 수도 있습니다.

5.1. 도구→구성 마법사로 들어갑니다.

5.2. 주 출력 또는 미리보기 출력을 원하는 대로 설정, 체크한 뒤 확인을 클릭합니다.
5.3. 이제 다른 기기(또는 이 OBS Studio에서) NDI® 소스를 추가할 때 이 OBS PGM(또는 OBS Preview 또는 설정한 이름)을 보실 수 있습니다.

제 글을 읽어 주셔서 감사합니다.

다음에 만나요!

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필자(수성컴)의 휴대전화는 갤럭시 S25+입니다.

수성컴전자방

C++ 다익스트라 알고리즘으로 최단 경로 구하기

목차

1. 파일 목록

2. class 상속 관계

3. 파일 입력

3.1. List Graph

3.2. Matrix Graph

4. ★★다익스트라 알고리즘

5. ★출발 지점으로부터 도착 지점까지의 최단 경로 및 최단 거리 구하기

6. 나머지는 GitHub repository를 참고하세요.

7. 글 마무리

8. 참고 자료

[Verilog]Moore FSM으로 신호등 만들기

목차

1. 신호등 규칙 설명

2. Structural Design

2.1. FSM 설계

2.2. reg2.v

2.3. fsm_traffic_light.v

2.4. tb_fsm_traffic_light.v

2.5. simmulation\modelsim\tv_fsm_traffic_light.tv

2.6. RTL View

2.7. RTL Simulation

2.8. Flow Summary

3. Behavioral Design

3.1. FSM State Transition Diagram

3.2. fsm_traffic_light.v

3.3. tb_fsm_traffic_light.v & simmulation\modelsim\tv_fsm_traffic_light.tv

3.4. RTL View

3.5. RTL Simulation

3.6. Flow Summary

4. 글 마무리

5. 참고 문헌

Intel Quartus로 Verilog Timing Analysis

목차

1. 예제 코드

1.1. cla32.v

1.2. reg32.v

1.3. _dff_r.v

1.4. cla32_clk.v

2. Timing Analysis

3. 글 마무리

4. 참고 자료

[Verilog]RCA, CLA Adder, Subtractor

목차

1. Ripple Carry Adder

1.1. Half Adder

1.2. Full Adder

1.3. Ripple Carry Adder 구현 방법

1.4. rca32.v

1.5. tb_rca32.v

1.6. RTL View

1.7. RTL Simulation

1.8. Flow Summary

2. Carry Look-Ahead Adder

2.1. Carry Look-Ahead Adder는 무엇인가?

2.2. CLA Adder Delay

2.3. cla32.v

2.4. tb_cla32.v

2.5. RTL View

2.6. RTL Simulation

2.7. Flow Summary

3. Subtractor

3.1. Subtractor 구현 방법

3.2. sub32.v

3.3. tb_sub32.v

3.4. RTL View

3.5. RTL Simulation

3.6. Flow Summary

4. 글 마무리

5. 참고 문헌

Quine-McCluskey Algorithm 자동화 프로그램

목차

1. 사용자 설명서

1.1. 시스템 요구사항

1.2. 파일 내려받기

1.3. 프로그램 사용법

1.4. Qunie-McCluskey Algorithm이란?

2. 개발자 설명서